checkpointing: minor cleanup.
Move some static checkpoint stuff into the
Checkpoint object namespace.

checkpointing: fix minor bug
Somehow we now need to explicitly specialize on
'signed char' and not just 'char' to catch cases
like int8_t

util: add a script for testing checkpointing
See comments in util/checkpoint-tester.py for details.

process: get rid of some unused code & vars

process: minor format/style cleanup

style: updated garnet to match M5 coding style

inorder: remove another debug stat

inorder: remove debugging stat
m5 doesnt do stats specific to binary and this resource request stat is probably only
useful for people who really know the ins/outs of the model anyway

inorder: update regressions from RAS fix

inorder: Return Address Stack bug
the nextPC was getting sent to the branch predictor not the current PC, so
the RAS was returning the wrong PC and mispredicting everything.

inorder: resource scheduling backend
replace priority queue with vector of lists(1 list per stage) and place inside a class
so that we have more control of when an instruction uses a particular schedule entry
...
also, this is the 1st step toward making the InOrderCPU fully parameterizable. See the
wiki for details on this process

X86: Fix div2 flag calculation.

inorder: update regressions

inorder: cleanup virtual functions
remove the annotation 'virtual' from  function declaration that isnt being derived from

inorder: enforce 78-character rule

inorder: exe_unit_stats for resolved branches

inorder: squash from memory stall
this applies to multithreading models which would like to squash a thread on memory stall

inorder: update regressions

inorder: record load/store trace data

inorder: update branch predictor
- use InOrderBPred instead of Resource for DPRINTFs
- account for DELAY SLOT in updating RAS and in squashing
- don't let squashed instructions update the predictor
- the BTB needs to use the ASID not the TID to work for multithreaded programs
- add stats for BTB hits

inorder-stats: add instruction type stats
also, remove inst-req stats as default.good for debugging
but in terms of pure processor stats they aren't useful

inorder: stall signal handling
remove stall only when necessary
add debugging printfs

inorder: tick scheduling
use nextCycle to calculate ticks after addition

cache: fix longstanding prefetcher bug
Thanks to Joe Gross for pointing this out (again?).
Apologies to anyone who pointed it out earlier and
we didn't listen.

O3ThreadContext: When taking over from a previous context, only assert that
the system pointers match in Full System mode.

stats: update stats for SC protocol change
Some subset of UpgradeReq messages shifted to the
new SCUpgradeReq type.  Other than that there
are no significant differences.

cache: fail store conditionals when upgrade loses race
Requires new "SCUpgradeReq" message that marks upgrades
for store conditionals, so downstream caches can fail
these when they run into invalidations.
See http://www.m5sim.org/flyspray/task/197

cache: fix dirty bit setting
Only set the dirty bit when we actually write to a block
(not if we thought we might but didn't, as in a failed
SC or CAS).  This requires makeing sure the dirty bit
stays set when we get an exclusive (writable) copy
in a cache-to-cache transfer from another owner, which
n turn requires copying the mem-inhibit flag from
timing-mode requests to their associated responses.

stats: rename print to display in the mysql code too...sorry

stats: rename print to display so it work in python

stats: only consider a formula initialized if there is a formula

stats: get rid of the never-really-used event stuff

util: clean up attrdict and import multiattrdict into m5.util

python: use ipython in --interactive if it is available

build: grab the right library if we're using a debug version of python

ruby: get rid of PrioHeap and use STL

One big difference is that PrioHeap puts the smallest element at the
top of the heap, whereas stl puts the largest element on top, so I
changed all comparisons so they did the right thing.

Some usage of PrioHeap was simply changed to a std::vector, using sort
at the right time, other usage had me just use the various heap functions
in the stl.

ruby: get rid of the Map class

ruby: get rid of Vector and use STL
add a couple of helper functions to base for deleteing all pointers in
a container and outputting containers to a stream

ruby: get rid of RefCnt and Allocator stuff use base/refcnt.hh

This was somewhat tricky because the RefCnt API was somewhat odd.  The
biggest confusion was that the the RefCnt object's constructor that
took a TYPE& cloned the object.  I created an explicit virtual clone()
function for things that took advantage of this version of the
constructor.  I was conservative and used clone() when I was in doubt
of whether or not it was necessary.  I still think that there are
probably too many instances of clone(), but hopefully not too many.

I converted several instances of const MsgPtr & to a simple MsgPtr.
If the function wants to avoid the overhead of creating another
reference, then it should just use a regular pointer instead of a ref
counting ptr.

There were a couple of instances where refcounted objects were created
on the stack.  This seems pretty dangerous since if you ever
accidentally make a reference to that object with a ref counting
pointer, bad things are bound to happen.

flags: add comment to avoid future deletions since code appears redundant.

flags: Unserializing old checkpoints before the introduction
of the Initialized flag would break, set Initialized for events upon
unserialization.

scons: make RUBY a regular (non-global) sticky var
and force it to True for builds that imply Ruby protocols
(else unexpected things happen when testing these builds
with RUBY=False).

tests: Update O3 ref outputs to reflect Lisa's dist format change.

stats: fix stats diff script
Previously the return value ignored missing/added stats,
making the regressions not tell you when you needed to
update the reference stats because of these changes.
Also stop filtering distributions when reporting these;
not sure why we did that in the first place.
Also get rid of obsolete hacks for the "fetch-loss" stats
that have been gone for a long time.

More minor gdb-related cleanup.
Found several more stale includes and forward decls.

Act like enabling CPUs is no big deal,
rather than a scary thing that might not work.

Minor remote GDB cleanup.
Expand the help text on the --remote-gdb-port option so
people know you can use it to disable remote gdb without
reading the source code, and thus don't waste any time
trying to add a separate option to do that.
Clean up some gdb-related cruft I found while looking
for where one would add a gdb disable option, before
I found the comment that told me that I didn't need
to do that.

Stats:  fix dist stat and enable VectorDistStat

utils: checkpoint aggregator: some physmem files are too big to read at once,
break it up into reading one page at a time. Also, avoid redoing a aggregating a checkpoint that's
already done.

--HG--
rename : util/checkpoint-aggregator.py => util/checkpoint_aggregator.py

ARM: Fix issue with m5.fast and ARM

ARM: Fix SPEC2000 benchmarks in SE mode. With this patch all
Spec2k benchmarks seem to run with atomic or timing mode simple
CPUs. Fixed up some constants, handling of 64 bit arguments,
and marked a few more syscalls ignoreFunc.

ARM: Fix IT state not updating when an instruction memory instruction faults.

ARM: Allow multiple outstanding TLB walks to queue.

ARM TLB: Fix bug in memAttrs getting a bogus thread context

ARM: Support table walks in timing mode.

ARM: Added support for Access Flag and some CP15 regs (V2PCWPR, V2PCWPW, V2PCWUR, V2PCWUW,...)

ARM: Decode the neon instruction space.

ARM: Add a comment to vfp.cc that explains the asm statements.

ARM: Move some case values out of ##included files.

This will help keep the high level decode together and not have it spread into
the subordinate decode stuff. The ##include lines still need to be on a line
by themselves, though.

ARM: Combine some redundant cases in one of the data decode functions.

ARM: Add comments to the classes in macromem.hh.

ARM: Move code from vfp.hh to vfp.cc.

ARM: Make some of the trace code more compact

ARM: Move the longer MemoryReg::printoffset function in mem.hh into the cc file.

ARM: Move the ISA "clear" function into isa.cc.

ARM: Get rid of the binary dumping function in utility.hh.

ARM: Get rid of the empty branch.cc.

ARM: Mark some ARM static inst functions as inline.

ARM: Move some predecoder stuff into a .cc file.

--HG--
rename : src/arch/arm/predecoder.hh => src/arch/arm/predecoder.cc

ARM: Decode to specialized conditional/unconditional versions of instructions.

This is to avoid condition code based dependences from effectively serializing
instructions when the instruction doesn't actually use them.

ARM: Make sure undefined unconditional ARM instructions decode as such.

ARM: Implement a version of mcr and mrc that works in user mode.

ARM: Hook the misc instructions into the thumb decoder.

ARM: Move some miscellaneous instructions out of the decoder to share with thumb.

ARM: Treat LDRD in ARM with an odd index as an undefined instruction.

ARM: fix sizes of structs for ARM Linux

ARM: Updated regressions for changes in SE mode stack

ARM: Fixup native trace support and add some v7/recent stack code

ARM: Detect a bad offset field for the VFP Ldm/Stm instructions in the decoder.

ARM: Make sure the upc is zeroed when vectoring to a fault.

ARM: Implement the getrusage syscall.

ARM: Implement the bkpt instruction.

ARM: Make undefined instructions obey predication.

ARM: Implement support for the IT instruction and the ITSTATE bits of CPSR.

ARM: Get rid of some of the old FP implementation.

ARM: Some TLB bug fixes.

ARM: Move Miscreg functions out of isa.hh

ARM: Implement the ARM TLB/Tablewalker. Needs performance improvements.

DMA: Make DmaPort generic enough to be used other places

ARM: SE needs a definition for PageTable::serialize/unserialize

ARM: Add BKPT instruction

--HG--
rename : src/arch/arm/isa/formats/unknown.isa => src/arch/arm/isa/formats/breakpoint.isa

ARM: Implement ARM CPU interrupts

ARM: Start over with translation from Alpha code as opposed to something that has cruft from 4 different ISAs.

ARM: Implement conversion to/from half precision.

ARM: Clean up VFP

ARM: Clean up the implementation of the VFP instructions.

ARM: Fix double precision load/store multiple decrement.

When decrementing, the higher addressed half of a double word is at a 4 byte
smaller displacement.

ARM: Even though writes to MVFR0/1 should be unpredictable, we need to make them to do nothing.

ARM: Make various bits of the FP control registers read only.

ARM: Implement the version of VMRS that writes to the APSR.