Test FMIN/FMAX NaN behavior

See https://github.com/riscv/riscv-isa-sim/issues/76

Test qNaN and sNaN inputs to FP comparisons

Use correct macro to guard floating-point initialization

Fix build with glibc

Specify Spike ISA explicitly

Remove Hwacha macros

Mask off large constants for RV32

"make clean" shouldn't fail if "make" wasn't first run

Increase delay in UserInterrupt.

This makes the test pass reliably (10/10) against the Arty board.
Previously it failed intermittently.

Use compressed code if the target supports it.

The main change was to read misa before running any other test. If misa
indicates C is supported, then use compressed code. This required
changing some tests, mostly to ensure correct alignment.  The single
step test also needs to know the correct addresses to step through in
compressed code.

Only print at most 1000 lines from each log file.

Clean up .pyc files.

Fix WriteCsrs test.

At some point the program changed to use a different register and this
test was never updated. If $x1 pointed somewhere bad, that would result
in an exception.

Pass newly updated -march, -mabi options to gcc

Merge pull request #38 from richardxia/disable_tcl_and_telnet_servers

Disable tcl and telnet servers when running OpenOCD

Disable tcl and telnet servers when running OpenOCD because the port numbers might conflict with other processes.

Add test of compare-sections command.

Use XLEN macro for these sources as well.

All tests pass on spike32 and spike64 again.

Use our own XLEN macro.

Relying on something that the compiler automatically sets is apparently
not reliable.

We *do* need the FPU to compile 64-bit code.

Put env back where it was.

Fixes #37.

Don't compile with FPU support for now.

It's not Just Working, and none of the tests so far actually care.

Nicely display compile failures.

Don't eat compile errors.

Fix race when finding the port OpenOCD is using.

avoid non-standard predefined macros

Remove cache miss test from all but one AMO test

This doesn't reduce coverage for cache-based RV64 systems, but will
improve test runtime and work around the need for smaller test footprint
for scratchpad-based RV32 systems.

I would argue that these microarchitectural tests should be in the
domain of torture, and that the last one should be removed, too.

Attempt to work around hard-float linking problem

Merge pull request #35 from richardxia/have-openocd-pick-gdb-server-port

Tell OpenOCD to pick an unused port for gdb server

Decrease sleep time to 0.1s.

Tell OpenOCD to pick an unused port, and use lsof to figure out which one it picked.

Make sure FP stores don't write memory if mstatus.FS=0.

Add basic floating point register test.

Improve reg test a little.

Test OpenOCD step and resume.

Fix conflict: JTAG VPI changes vs openocd refactor

Actually test something in regs test.

Merge pull request #34 from richardxia/use-port-randomization

Use port randomization for VCS and OpenOCD

Pull port number from VCS output and pass to OpenOCD.

Add framework to test OpenOCD directly.

This took a lot of refactoring to make it look reasonable.
There isn't actually any functional OpenOCD test yet. But a dummy test
runs a command (and fails).

Randomize gdb port.

Wait for OpenOCD to start fully before connecting.

Requires OpenOCD change 4eba841bfee4b6c347423ac28851ab7ee7e75532

Add MemTestWriteInvalid.

Align FP data sections

Add test for memory read from invalid address.

Tolerate remotes that return memory read errors.

Update dmode test to match spec.

M-mode writes to triggers with dmode set are now ignored instead of
raising an exception.

Also added -f/--fail-fast option to gdbserver.

Clear triggers during entry.

If the last test leaves some triggers set they should be cleaned up.

Disable TriggerDmode while spike is changed.

Move debug testing from all into debug-check target.

Fixes issue #30.

Minor tweaks to trigger tests for openocd.

Rewrite debug testing.

No longer use unittest. Now tests can return not_applicable if eg. a
desired execution mode isn't implemented on a target. Also we do a
better job killing spike processes when a test fails.

Did a lot of code cleanup, partly by using pylint.

Fix the Makefile so that if the test fails, 'make' actually fails too.

Add rv32uf tests

Make RVC test fit in 16 KiB

Fix/add to instant trigger tests.

Limit spike RAM so I can run valgrind on it.

Add some immediate trigger tests.

Create TriggerTest.

Add test for address triggers.

Remove "import ." notation.

Doesn't work with Python 2.7.9 which is the default in latest Debian.

Add .pyc to .gitignore.

Change accidental use of SLTIU in SLTI tests (#26)

Share code between rv32ui and rv64ui tests

They were almost identical, so I made them actually identical.  This
will reduce the burden of writing further tests that span base ISAs.

Tests can still be specialized for XLEN with ifdefs on e.g. __riscv64.

Add missing RV32 slt[i]u tests

Closes #12.

On RV32, zero-extend pointers for HTIF

Don't explicitly use atomics in rsort

This is a pattern GCC should pick up for targets where AMOADD is faster
than LW/ADD/SW.

Update to new breakpoint & counter spec

Merge pull request #24 from richardxia/declare-dependencies

Add requirements.txt and reorder imports by type.

Use a version range.

Add requirements.txt and reorder imports by type.

Use env shebang so for virtualenv compatibility.

Improve AMO tests

- avoid code duplication between RV32 and RV64 variants
- make LR/SC do something interesting on uniprocessors
- avoid requiring M extension

Fix missing setup in test_turbostep.

Simplify test_function_call.

Now it doesn't rely on malloc, which can be tricky to get to work in and
of itself.

bump env

Make ENTROPY deterministic

Base it on the output filename, not the pid.  This still gets decent
coverage, but is deterministic.

Add --32 and --64 options to gdbserver.py.

Fix cut and paste bug.

Also minor style changes.

Merge pull request #21 from sifive/add_freedom_sim_targets

Add freedom sim targets

Add FreedomU500 & incorporate feedback

Make simple memory test errors more readable.

move fclass macros into the same file as the rest (#22)

By default debug=False

Add U500 Target

Some code cleanup

Added FreedomE300 Simulator target

Merge remote-tracking branch 'origin/master'

Re-enable debug testing. (#20)

Manually ran all the steps travis does, and the tests pass.

Add RV32 RVC and breakpoint tests

Add an RVC test

Add tests for virtual priv register.

Users can use this register to inspect and change the privilege level of
the core. It doesn't make any assumptions about the actual underlying
debug mechanism (as opposed to having the user change DCSR directly,
which may not exist in all debug implementations).

Add --gdb argument so I can run valgrind on gdb.

Rename m2gl_m2s to freedom-e300. (#19)

It's possible to flash the Freedom E300 onto different FPGA boards, and
then debug them in the exact same way.

Rename m2gl_m2s to freedom-e300.

It's possible to flash the Freedom E300 onto different FPGA boards, and
then debug them in the exact same way.

Merge pull request #18 from sifive/master

Display log file during build if debug testing fails.

Display log file during build if testing fails.

That way somebody doesn't need to spend forever trying to reproduce a
travis failure when all they really need is the logfile.

Temporarily stop building debug tests, as they fail in travis

@timsifive can you look into why?

https://travis-ci.org/riscv/riscv-tools/builds/146759105

skip user-mode trap tests in rv32mi/rv64mi-p-csr if no user mode

Move rv32mi dirty bit test to rv32si

Move dirty bit test to rv64si directory

Not sure this is quite right, since the test technically runs in M-mode.

Also, remove unused rdnpc/example tests.

Simplify fence.i test for RVC