power_insn: support tables priorities

power_insn: provide operands helpers

power_insn: cache operands

power_insn: deprecate operand record argument

power_insn: simplify word instruction assembly

power_insn: introduce PO and XO static operands

power_insn: introduce record operands helpers

power_insn: convert spans into properties

power_insn: bind records to operands

power_insn: postpone operands initialization

power_insn: ensure operands are always dataclasses

power_insn: provide basics for insndb assembly

power_insn: return None for unknown insn names

power_insn: introduce signed immediate operand class

power_insn: rename register operand class

power_insn: clean and simplify EXTS operands

power_insn: support FPR operands assembly

power_insn: support GPR operands

power_insn: support non-zero operands

power_insn: allow sign only for SignedOperand

power_insn: add support for a trivial assembly

add INSNDB=true test pass to .gitlab-ci.yml

correct name for Mem test function

gaah a mess (but working)
as there is no elf-loading in pypowersim, .data .rodata .eh_frame and other
information is missing and/or in the wrong place.

had to get things working exactly as in media/mp3_0.sh, which is to call
just the one function with the input data pre-loaded into specific memory
locations

use qemu user-mode to run cross-compiled xchacha20

ascii dump on xchacha20 to compare against x86 version

add -mno-altivec option to xchacha20 test

enable misaligned Mem in ISACaller by default

Handle newer nMigen adding a "bench" top-level root in VCD files

corrections to boundary-wrapped store, and add misaligned store that is
storing to a single line (not wrapping)

add rollover mem test, store "rolls over" a 64-bit boundary

add misaligned mem test

add misaligned mem test

relocate main() to a single section
so that it can be put at a fixed address

add unit test for Mem class, need to add misaligned ld/st

print out memory exception details, on unaligned

add .gitignore

add cross-compiled test of xchacha20 suitable for running under pypowersim

simplify by running smallest test

get video pypowersim_wrapper running

add bryan hawkins chacha20 source from
https://github.com/spcnvdr/xchacha20

add maddedus

fix case_sv_bigint_shift_left_then_back

XLEN-ify maddedu

fix maddedu title line

fix bug in parser when concatenating stuff that isn't variables

tests/bigint: provide shadd/shadduw tests

selectable_int: support variable concatenation

bitmanip.mdwn: avoid overflow for m variable

Revert "Revert "https://bugs.libre-soc.org/show_bug.cgi?id=966#c4""

This reverts commit 975f1b62b0430ca93377ee1a18d8d9138d5b5254.

Revert "corrections to shadd/uw after reverting to switch"

This reverts commit 6484c99953ceeff206a5888c148b9412be1b5656.

corrections to shadd/uw after reverting to switch

Revert "https://bugs.libre-soc.org/show_bug.cgi?id=966#c4"

This reverts commit 263a8fca0f7413e62cf74a0e559e8965b0951e6c.

add dsld. (Rc=1) test, make overflow acceptable to handle_comparison()
in ISACaller

add tests for carry/overflow calculation of addmeo/subfmeo

the logic for computing carry/overflow in the simulator is likely broken...

the pseudocode may also need to be changed to add [1] * XLEN like in the
description of addme/subfme

format code

dsld: MASK(0, 63-n) works just as well as MASK(64, 63-n).
also fix "overflow" pseudocode

overflow condition in dsld and dsrd if RS is non-zero

fix dsrd pseudocode to use ROTL64 not ROTL128

fix dsld pseudocode to use ROTL64 instead of ROTL128

add test showing that dsld and dsrd are not quite inverses

update csvs to match make output

fix bigint shift tests

fix dsrd, ROTL128 use 128-n not 64-n,
fix svp64 dsrd/dsld unit tests

redo sv_analysis for dsld/dsrd

fix dsrd pseudocode for new 3-in 2-out
https://bugs.libre-soc.org/show_bug.cgi?id=937#c16

sort out dsld pseudocode, creating mask is tricky

endeavouring to implement shift-carry-dsld

restore Z23 shadd/shadduw

redo the 3-in 1-out move of dsld/dsrd to EXT04 VA2-Form

first cut pseudocode for dsld/dsrd to be 3-in 1-out,
next is to make it 3-in 2-out

add test for identifying [expr] * name in parser

power_enums: support shadd/shadduw instructions

isa/caller.py: support shadd/shadduw instructions

https://bugs.libre-soc.org/show_bug.cgi?id=966#c4
corrections to shadd

code-comments on divmod2du and maddedu are wrong
RS now defaults to RC in *both* scalar (non-SVP64) and SVP64

comments

shadd pseudocode cleanup

pysvp64asm: support shadd/shadduw instructions

pysvp64asm: introduce more flexible Z23 wrapper

test_pysvp64dis: test shadd/shadduw instructions

bitmanip.mdwn: support shadd/shadduw instructions

minor_4.csv: support shadd/shadduw instructions

add maxs. combined with cmp capability
https://bugs.libre-soc.org/show_bug.cgi?id=915

use svshape2 instead of svindex for the 4th shape
(cycling through modulo4 shifts) as there is no
change of order, svindex wastes a regfile lookup
chacha20

add extra pysvp64dis tests for divmod2du and maddedu

argh, extremely annoying: 4-operand dsld/dsrd is not possible to
have EXTRA3, therefore it fails as a bigint operation. reverting

remove redundant case_dsrd3

bigint shuffle
* divmod2du moves to XO=58 (from XO=52)
* dsld/dsrd become Rc=1 and move to XO=52-55 in VA2-Form
* dsld/dsrd pseudocode no longer is overwrite with "sm" mode
* Z23 "sm" removed from fields.txt

fix get_masked_reg and add test

format code removing unused imports

code-comments

add 2nd outer loop, CTR 2 rounds, in chacha20 test

move chacha20 to separate test, set/get masked regs to ISACaller

move HASK, ROTL32, ROTL64, MASK32, into helper class

use XLEN/2 for ROTL32 in fixedshift.mdwn

comments

add first chacha20 round test

sv_binutils_fptrans: fix registers generation

av.mdwn: fix missing bmask operand