Support for SystemVerilog interfaces as a port in the top level module + test case

Fixed memory leak

Merge pull request #673 from daveshah1/ecp5_improve

Small ECP5 improvements

ecp5: Sim model fixes

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Add latch inference

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #672 from daveshah1/fix_bram

memory_bram: Reset make_outreg when growing read ports

memory_bram: Reset make_outreg when growing read ports

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #671 from rafaeltp/master

adding offset info to memories on verilog output

Merge pull request #670 from rubund/feature/basic_svinterface_test

Basic test for checking correct synthesis of SystemVerilog interfaces

adding offset info to memories

adding offset info to memories

Basic test for checking correct synthesis of SystemVerilog interfaces

Update ABC to git rev 14d985a

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #659 from rubund/sv_interfaces

Support for SystemVerilog interfaces and modports

Merge pull request #657 from mithro/xilinx-vpr

xilinx: Still map LUT7/LUT8 to Xilinx specific primitives when using `-vpr`

Merge pull request #664 from tklam/ignore-verilog-protect

Ignore protect endprotect

Update ABC to git rev c5b48bb

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Minor code cleanups in liberty front-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #660 from tklam/parse-liberty-detect-ff-latch

Handling ff/latch in liberty files

Merge pull request #663 from aman-goel/master

Update to .smv backend

Merge pull request #658 from daveshah1/ecp5_bram

ECP5 BRAM inference

Merge pull request #641 from tklam/master

Fix issue #639

Merge pull request #638 from udif/pr_reg_wire_error

Fix issue #630

We have 2018 now

Signed-off-by: Clifford Wolf <clifford@clifford.at>

After release is before release

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'yosys-0.8-rc'

Yosys 0.8

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ignore protect endprotect

Update command reference manual

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ecp5: Disable LSR inversion

Signed-off-by: David Shah <dave@ds0.me>

Minor update

Handle FIXME for modport members without type directly in front

Documentation improvements etc.

- Mention new feature in the SystemVerilog section in the README file
- Commented changes much better
- Rename a few signals to make it clearer
- Prevent warning for unused signals in an easier way
- Add myself as copyright holder to 2 files
- Fix one potential memory leak (delete 'wire' if not in modport)

detect ff/latch before processing other nodes

stop check_signal_in_fanout from traversing FFs

stop check_signal_in_fanout from traversing FFs

Merge branch 'master' of https://github.com/YosysHQ/yosys

Fix build error with clang

Support for 'modports' for System Verilog interfaces

Synthesis support for SystemVerilog interfaces

This time doing the changes mostly in AST before RTLIL generation

BRAM improvements

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Adding BRAM maps for all size options

Signed-off-by: David Shah <dave@ds0.me>

ecp5: First BRAM type maps successfully

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Script for BRAM IO connections

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Adding BRAM initialisation and config

Signed-off-by: David Shah <dave@ds0.me>

xilinx: Still map LUT7/LUT8 to Xilinx specific primitives.

Then if targeting vpr map all the Xilinx specific LUTs back into generic
Yosys LUTs.

Improve Verific importer blackbox handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ecp5: Add blackbox for DP16KD

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #651 from ARandomOWL/stdcells_fix

Fix IdString M in setup_stdcells()

Add "write_edif -attrprop"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #654 from mithro/patch-1

Fix misspelling in issue_template.md

Fix compiler warning in verific.cc

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix misspelling in issue_template.md

It's been bugging me :-P

Fix IdString M in setup_stdcells()

Add inout ports to cells_xtra.v

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #650 from mithro/patch-1

xilinx: Adding missing inout IO port to IOBUF

xilinx: Adding missing inout IO port to IOBUF

Merge branch 'master' of https://github.com/YosysHQ/yosys

Merge pull request #645 from daveshah1/ecp5_dram_fix

ecp5: Don't map ROMs to DRAM

Merge pull request #646 from tomverbeure/issue594

Fix for issue 594.

Fix for issue 594.

Update to .smv backend

Splitting VAR and ASSIGN into IVAR, VAR, DEFINE and ASSIGN. This allows better handling by nuXmv for post-processing (since now only state variables are listed under VAR).

Add read_verilog $changed support

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ecp5: Don't map ROMs to DRAM

Signed-off-by: David Shah <davey1576@gmail.com>

Merge pull request #4 from YosysHQ/master

Merge with official repo

Merge branch 'yosys-0.8-rc' of github.com:YosysHQ/yosys

Fix handling of $past 2nd argument in read_verilog

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'yosys-0.8-rc' of github.com:YosysHQ/yosys

Update to v2 YosysVS template

Signed-off-by: Clifford Wolf <clifford@clifford.at>

fix bug: pass by reference

Fix issue #639

Fixed issue #630 by fixing a minor typo in the previous commit
(as well as a non critical minor code optimization)

Add "read_verilog -noassert -noassume -assert-assumes"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Added support for ommited "parameter" in Verilog-2001 style parameter decl in SV mode

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of https://github.com/mmicko/yosys into yosys-0.8-rc

Update CHANGELOG

Signed-off-by: Clifford Wolf <clifford@clifford.at>

added prefix to FDirection constants, fixing windows build

Update CHANGLELOG

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update Changelog

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #633 from mmicko/master

Fix Cygwin build and document needed packages

Merge pull request #631 from acw1251/master

Fixed typo in "verilog_write" help message

Fix Cygwin build and document needed packages

Fixed typo in "verilog_write" help message

Merge branch 'master' into pr_reg_wire_error

Fixed remaining cases where we check fo wire reg/wire incorrect assignments
on Yosys-generated assignments.
In this case, offending code was:

module top(input in, output out);
function func;
  input arg;
  func = arg;
endfunction
assign out = func(in);
endmodule

Merge pull request #625 from aman-goel/master

Minor revision to -expose in setundef pass

Merge pull request #627 from acw1251/master

Fixed minor typo in "sim" help message

Fixed minor typo in "sim" help message

Minor revision to -expose in setundef pass

Adds default value option as -undef when -expose used. Not having set the value mode set can cause the setundef pass to abort.

Add iCE40 SB_SPRAM256KA simulation model

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add $lut support to Verilog back-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "verific -L <int>" option

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "make ystests"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add GCC to osx deps (#620)

* Add GCC to osx deps

* Force gcc-7 install

Merge pull request #619 from mmicko/master

Remove mercurial, since it is not needed anymore

Remove mercurial, since it is not needed anymore

Merge pull request #618 from ucb-bar/firrtl+modules+shiftfixes

Add support for modules.

Merge branch 'master' into firrtl+modules+shiftfixes

Remove unused functions.

Merge pull request #3 from YosysHQ/master

merge with YosysHQ