verilog: add test

verilog: also set location for simple_behavioral_stmt

Set AST source locations in more parser rules.

Merge pull request #1747 from YosysHQ/claire/partselfix

Fix partsel expr bit width handling and add test case

Merge pull request #1716 from zeldin/ecp5_fix

ecp5: remove unused parameter from \$__ECP5_PDPW16KD

Fix partsel expr bit width handling and add test case

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

remove unused parameters

Merge pull request #1742 from nakengelhardt/rpc-test-again

More rpc test fixes

rpc test: make frontend listen before launching yosys & introduce safeguard if yosys errors

Merge pull request #1739 from YosysHQ/eddie/issue1738

ice40: fix specify for -device {lp,u}

ice40: fix specify for ICE40_{LP,U}

tests: extend tests/arch/run-tests.sh for defines

ice40: fix implicit signal in specify, also clamp negative times to 0

Merge pull request #1735 from YosysHQ/eddie/abc9_dsp48e1

 xilinx: cleanup DSP48E1 handling for abc9

xilinx: consider DSP48E1.ADREG

xilinx: cleanup DSP48E1 handling for abc9

xilinx: improve specify for DSP48E1

xilinx: missing DSP48E1.PCIN timing from abc9_{map,model}.v

Merge pull request #1691 from ZirconiumX/use-flowmap-in-noabc

Add -flowmap option to `synth{,_ice40}`

Fix bison warning for "pure-parser" option

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1718 from boqwxp/precise_locations

Closes #1717. Add more precise Verilog source location information to AST and RTLIL nodes.

Merge pull request #1681 from YosysHQ/eddie/fix1663

verilog: instead of modifying localparam size, extend init constant expr

Merge pull request #1519 from YosysHQ/eddie/submod_po

submod: several bugfixes

iopadmap: Look harder for already-present buffers. (#1731)

iopadmap: Look harder for already-present buffers.

Fixes #1720.

Merge pull request #1724 from YosysHQ/eddie/abc9_specify

abc9: auto-generate *.lut/*.box files and arrival/required times from specify entries

Merge pull request #1729 from rqou/coolrunner2

coolrunner2 buffer cell insertion fixes

coolrunner2: Attempt to give wires/cells more meaningful names

coolrunner2: Fix invalid multiple fanouts of XOR/OR gates

In some cases where multiple output pins share identical combinatorial
logic, yosys would only generate one $sop cell and therefore one
MACROCELL_XOR cell to try to feed the multiple sinks. This is not valid,
so make the fixup pass duplicate cells when necessary. For example,
fixes the following code:

module top(input a, input b, input clk_, output reg o, output o2);

wire clk;

BUFG bufg0 (
    .I(clk_),
    .O(clk),
);

always @(posedge clk)
    o = a ^ b;
assign o2 = a ^ b;

endmodule

coolrunner2: Fix packed register+input buffer insertion

The register will be packed with the input buffer if and only if the
input buffer doesn't have any other loads.

coolrunner2: Insert many more required feedthrough cells

Merge pull request #1727 from YosysHQ/eddie/fix_write_smt2

ystests: fix write_smt2_write_smt2_cyclic_dependency_fail

ystests: fix write_smt2_write_smt2_cyclic_dependency_fail

Merge pull request #1726 from YosysHQ/eddie/fix1710

ast: fixes #1710; do not generate RTLIL for unreachable ternary branch

Add -flowmap to synth and synth_ice40

ast: fixes #1710; do not generate RTLIL for unreachable ternary

Comment out log()

Remove RAMB{18,36}E1 from cells_xtra.py

Small fixes

Fixes for older compilers

Revert "Fix tests/arch/xilinx/fsm.ys to count flops only"

This reverts commit 68f903c6dd7403a4cf280cf71ee02d20345938b5.

ast: quiet down when deriving blackbox modules

abc9_ops: suppress -prep_box warning for abc9_flop

xilinx: Update RAMB* specify entries

ice40: add delays to SB_CARRY

xilinx: add delays to INV

Make TimingInfo::TimingInfo(SigBit) constructor explicit

TimingInfo: index by (port_name,offset)

Fix spacing

More +/ice40/cells_sim.v fixes

Cleanup tests

Update bug1630.ys to use -lut 4 instead of lut file

Make +/xilinx/cells_sim.v legal

abc9_ops: still emit delay table even box has no timing

write_xaiger: add comment about arrival times of flop outputs

abc9_ops: demote lack of box timing info to warning

Get rid of (* abc9_{arrival,required} *) entirely

abc9_ops: use TimingInfo for -prep_{lut,box} too

abc9_ops: use TimingInfo for -prep_{lut,box} too

abc9_ops: add and use new TimingInfo struct

Fix tests/arch/xilinx/fsm.ys to count flops only

Expand +/xilinx/cells_sim.v to keep ICARUS and non -specify paresr happy

ice40: fix specify for inverted clocks

Fix tests by gating some specify constructs from iverilog

Update simple_abc9 tests

abc9_ops: ignore (* abc9_flop *) if not '-dff'

ice40: specify fixes

abc9_ops: sort LUT delays to be ascending

ice40: move over to specify blocks for -abc9

synth_ecp5: use +/abc9_model.v

Update xilinx for ABC9

Create +/abc9_model.v for $__ABC9_{DELAY,FF_}

abc9_ops: output LUT area

ecp5: remove small LUT entries

abc9_ops: cope with T_LIMIT{,2}_{MIN,TYP,MAX} and auto-gen small LUTs

Fix commented out specify statement

xilinx: improve specify functionality

ecp5: deprecate abc9_{arrival,required} and *.{lut,box}

xilinx: use specify blocks in place of abc9_{arrival,required}

Auto-generate .box/.lut files from specify blocks

abc9_ops: assert on $specify2 properties

abc9_ops: -prep_box, to be called once

abc9_ops: -prep_lut and -write_lut to auto-generate LUT library

Merge pull request #1709 from rqou/coolrunner2_counter

Improve CoolRunner-II optimization by using extract_counter pass

Merge pull request #1708 from rqou/coolrunner2-buf-fix

coolrunner2: Separate and improve buffer cell insertion pass

xilinx: mark IOBUFDSE3 IOB pin as external

Merge pull request #1705 from YosysHQ/logger_pass

Logger pass

Remove tests for now

Change attribute search value to specify precise location instead of simple line number.

Change attribute search value to specify precise location instead of simple line number.

Add tests for logger pass

Remove duplicate warning detection

Fix line endings

Closes #1717. Add more precise Verilog source location information to AST and RTLIL nodes.

Merge pull request #1715 from boqwxp/master

Closes #1714. Fix make failure when NDEBUG=1.

ecp5: Add missing parameter to \$__ECP5_PDPW16KD

Update explanation for expect-no-warnings

Handle expect no warnings together with expected

Check other regex parameters

Closes #1714. Fix make failure when NDEBUG=1.

Merge pull request #1703 from YosysHQ/eddie/specify_improve

Improve specify parser