Bump ABC version

Bump version

verilog: support for time scale delay values

Fix access to whole sub-structs (#3086)

* Add support for accessing whole struct
* Update tests

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Bump version

gowin: Add remaining block RAM blackboxes.

Bump version

verilog: fix dynamic dynamic range asgn elab

verilog: fix const func eval with upto variables

Merge pull request #2376 from nmoroze/clk2ff-better-names

clk2fflogic: nice names for autogenerated signals

Merge pull request #3164 from zachjs/fix-ast-warn

fix dumpAst() compilation warning

Merge branch 'master' into clk2ff-better-names

Merge pull request #2019 from boqwxp/glift

Add `glift` command for creating gate-level information flow tracking models and optimization problems

Bump version

Merge pull request #3193 from YosysHQ/micko/verific_f

Add ability to override verilog mode for verific -f  command

Add ability to override verilog mode for verific -f  command

gowin: Fix LUT RAM inference, add more models.

ecp5: Fix DPR16X4 sim model.

Bump version

Next dev cycle

Release version 0.14

Update CHANGELOG and manual

Merge pull request #3185 from YosysHQ/micko/co_sim

Add co-simulation in sim pass

Bump version

nexus: Fix arith_map CO signal.

Fixes #3187.

Error detection for co-simulation

bug fix and cleanups

Bump version

Merge pull request #3183 from YosysHQ/micko/nto1mux

Use bmux for NTO1MUX

Use bmux for NTO1MUX

Add test cases for co-simulation

Merge pull request #3182 from yrabbit/wip-doc2

Correct a typo in the manual

Correct a typo in the manual

Signed-off-by: YRabbit <rabbit@yrabbit.cyou>

Fix Visual Studio build

respect hide_internal flag

unify cycles counting and cleanup

added stimulus mode and param check

Update comment

Fix unextend method for signed constants

error when no signal found

Merge pull request #3176 from higuoxing/fix-ref-manual

Fix the help message of synth_quicklogic command.

Cleanup

Compare bits when not all are defined

Cleanup

message update

Display simulation time data

Use edges when explicit

Updating initial state and checks

Fix scope

Bump version

verilog backend: Emit a `wire` for ports as well.

Fixes #3177.

Fix the help message of synth_quicklogic.

opt_reduce: Add $bmux and $demux optimization patterns.

Bump version

Add $bmux and $demux cells.

check if stop before start

set initial state, only flip-flops

ignore not found private signals

preserve VCD mangled names

detect edges even when x

recursive check

cleanup

Do actual compare

Fix for limit_range_end when not writing vcd

Add more options and time handling

opt_dff: Don't mutate muxes while ModWalker is active.

kernel/mem: Add read-first semantic emulation code.

Bump version

manual: Fix a custom pass example.

Fixes #3156.

memory_bram: Make use of new mem emulation functions to map more RAMs.

kernel/mem: Add functions to emulate read port enable/init/reset signals.

Bump version

change to windows-2019

update version

Display values of outputs

Fix tabs/spaces

Check if stimulated

Read fst and use data to set inputs

Add fstdata helper class

Cleanup of config to support platforms

Add ability to write to FST file

Add FST library

Bump version

nexus: Fix BB sim model

Signed-off-by: gatecat <gatecat@ds0.me>

Removed dbits 8 since 9 will always be picked

Merge pull request #3120 from Icenowy/anlogic-bram

anlogic: support BRAM mapping

fix dumpAst() compilation warning

Bump version

Merge pull request #3162 from YosysHQ/mmicko/windows_guidelines

Add info about VS build

Update guidelines/Windows

Co-authored-by: N. Engelhardt <nakengelhardt@gmail.com>

Merge pull request #3145 from nakengelhardt/advertise_suite_in_readme

mention tabby+oss cad suite in readme

mention distributions' package manager

Add info about VS build

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Change url to https

Next dev cycle

Release version 0.13

Update CHANGELOG

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