Merge pull request #2572 from antmicro/check-labels

verilog_parser: add label check to gen_block

Bump version

Add check of begin/end labels for genblock

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Merge pull request #2529 from zachjs/unnamed-genblk

verilog: significant block scoping improvements

Bump version

Merge pull request #2436 from dalance/fix_generate

Fix begin/end in generate

verilog: significant block scoping improvements

This change set contains a number of bug fixes and improvements related to
scoping and resolution in generate and procedural blocks. While many of the
frontend changes are interdependent, it may be possible bring the techmap
changes in under a separate PR.

Declarations within unnamed generate blocks previously encountered issues
because the data declarations were left un-prefixed, breaking proper scoping.
The LRM outlines behavior for generating names for unnamed generate blocks. The
original goal was to add this implicit labelling, but doing so exposed a number
of issues downstream. Additional testing highlighted other closely related scope
resolution issues, which have been fixed. This change also adds support for
block item declarations within unnamed blocks in SystemVerilog mode.

1. Unlabled generate blocks are now implicitly named according to the LRM in
   `label_genblks`, which is invoked at the beginning of module elaboration
2. The Verilog parser no longer wraps explicitly named generate blocks in a
   synthetic unnamed generate block to avoid creating extra hierarchy levels
   where they should not exist
3. The techmap phase now allows special control identifiers to be used outside
   of the topmost scope, which is necessary because such wires and cells often
   appear in unlabeled generate blocks, which now prefix the declarations within
4. Some techlibs required modifications because they relied on the previous
   invalid scope resolution behavior
5. `expand_genblock` has been simplified, now only expanding the outermost
   scope, completely deferring the inspection and elaboration of nested scopes;
   names are now resolved by looking in the innermost scope and stepping outward
6. Loop variables now always become localparams during unrolling, allowing them
   to be resolved and shadowed like any other identifier
7. Identifiers in synthetic function call scopes are now prefixed and resolved
   in largely the same manner as other blocks
     before: `$func$\func_01$tests/simple/scopes.blk.v:60$5$\blk\x`
      after: `\func_01$func$tests/simple/scopes.v:60$5.blk.x`
8. Support identifiers referencing a local generate scope nested more
   than 1 level deep, i.e. `B.C.x` while within generate scope `A`, or using a
   prefix of a current or parent scope, i.e. `B.C.D.x` while in `A.B`, `A.B.C`,
   or `A.B.C.D`
9. Variables can now be declared within unnamed blocks in SystemVerilog mode

Addresses the following issues: 656, 2423, 2493

Bump version

Require latest Verific build

Bump version

ast: fix dump_vlog display of casex/casez

The first child of AST_CASE is the case expression, it's subsequent
childrean that are AST_COND* and can be used to discriminate the type of
the case.

Merge pull request #2564 from whitequark/flatten-improve-error

flatten: clarify confusing error message

Bump version

Merge pull request #2569 from zachjs/macro-arg-surrounding-spaces

verilog: strip leading and trailing spaces in macro args

Merge pull request #2535 from Ravenslofty/scc-specify

scc: Add -specify option to find loops in boxes

verilog: strip leading and trailing spaces in macro args

Bump version

xilinx_dffopt: Don't crash on missing IS_*_INVERTED.

The presence of IS_*_INVERTED on FD* cells follows Vivado, which
apparently has been decided by a dice roll.  Just assume false if the
parameter doesn't exist.

Fixes #2559.

xilinx: Add FDRSE_1, FDCPE_1.

Merge pull request #2563 from whitequark/cxxrtl-msvc

cxxrtl: do not use `->template` for non-dependent names

Merge pull request #2544 from modwizcode/fix-clock

CXXRTL: Fix sliced bits as clock inputs

flatten: clarify confusing error message.

cxxrtl: do not use `->template` for non-dependent names.

This breaks build on MSVC but not GCC/Clang.

scc: Add -specify option to find loops in boxes

Bump version

Merge pull request #2549 from pgadfort/support-multiple-libs

adding support for passing multiple liberty files to abc

Merge pull request #2550 from zachjs/macro-arg-spaces

verilog: allow spaces in macro arguments

Bump version

Merge pull request #2558 from YosysHQ/dave/chandle-dpi

dpi: Support for chandle type

dpi: Support for chandle type

Signed-off-by: David Shah <dave@ds0.me>

Bump version

Merge pull request #2553 from zachjs/rand-const-modifiers

Allow combination of rand and const modifiers

Allow combination of rand and const modifiers

Bump version

Merge pull request #2552 from YosysHQ/claire/yosyshq

Switch verific bindings from Symbiotic EDA flavored Verific to YosysHQ flavored Verific

Switch verific bindings from Symbiotic EDA flavored Verific to YosysHQ flavored Verific

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Merge pull request #2536 from TobiasFaller/master

Fixed missing goto statement in passes/techmap/abc.cc

Merge pull request #2551 from zachjs/wire-logic

sv: fix support wire and var data type modifiers

sv: fix support wire and var data type modifiers

verilog: allow spaces in macro arguments

Bump version

adding support for passing multiple liberty files to abc

Merge pull request #2547 from zachjs/plugin-so-dsym

Add plugin.so.dSYM to .gitignore

Merge pull request #2312 from antmicro/typedef-inout

Add support for user types in IOs

Add plugin.so.dSYM to .gitignore

This artifact is automatically generated by the builtin clang on macOS
when -g is used.

Add typedef input/output test

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Fix input/output attributes when resolving typedef of wire

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Parse package user type in module port list

Signed-off-by: Lukasz Dalek <ldalek@antmicro.com>
Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Improves the previous commit with a more complete coverage of the cases

Bump version

Handle sliced bits as clock inputs (fixes #2542)

opt_share: Fix X and CO signal width for shifted $alu in opt_share.

These need to be the same length as actual Y, not visible part of Y.

Fixes #2538.

Bump version

Merge pull request #2537 from pepijndevos/spice

Add buffer option to spice backend

add buffer option to spice backend

Fixed missing goto statement in passes/techmap/abc.cc

Bump version

Merge pull request #2522 from tomverbeure/simlib_typos2

Fix some trivial typos.

Fix some trivial typos.

Bump version

Merge pull request #2480 from YosysHQ/dave/nexus-lram

nexus: Add LRAM inference

Merge pull request #2512 from umarcor/plugin-err

plugin: enhance no-plugin error

Merge pull request #2515 from umarcor/fix/ghdl

makefile: fix GHDL vars, replace GHDL_DIR with GHDL_PREFIX

Merge pull request #2518 from zachjs/recursion

verilog: improved support for recursive functions

Merge pull request #2517 from zachjs/sv-tf-implied-direction

sv: complete support for implied task/function port directions

verilog: improved support for recursive functions

sv: complete support for implied task/function port directions

makefile: fix GHDL vars, replace GHDL_DIR with GHDL_PREFIX

Bump version

plugin: enhance no-plugin error

Merge pull request #2509 from zachjs/issue-2427

Fix elaboration of whole memory words used as indices

Merge pull request #2514 from umarcor/feat/ghdl

makefile: add support for built-in ghdl-yosys-plugin

Bump version

makefile: add support for built-in ghdl-yosys-plugin

Co-authored-by: Tristan Gingold <tgingold@free.fr>
Co-authored-by: whitequark <whitequark@whitequark.org>

Merge pull request #2511 from umarcor/feat/msys2-32

Update MSYS2 build system

Merge pull request #2507 from umarcor/fix/msys2

kernel/yosys.h: undef CONST on WIN32

makefile: rename msys2 to msys2-32, config PREFIX

kernel/yosys.h: undef CONST on WIN32

Bump version

Merge pull request #2510 from YosysHQ/whitequark/CODEOWNERS-verilog-ast

CODEOWNERS: add @zachjs as Verilog/AST frontend owner

CODEOWNERS: add @zachjs as Verilog/AST frontend owner

Fix elaboration of whole memory words used as indices

Bump version

Merge pull request #2506 from zachjs/const-arg-redeclare

Fix constants bound to redeclared function args

Fix constants bound to redeclared function args

The changes in #2476 ensured that function inputs like `input x;`
retained their single-bit size when instantiated with a constant
argument and turned into a localparam. That change did not handle the
possibility for an input to be redeclared later on with an explicit
width, such as `integer x;`.

Bump version

Merge pull request #2502 from ldoolitt/master

passes/pmgen/pmgen.py: trivial change to remove C++ compiler warnings

Merge pull request #2501 from zachjs/genrtlil-tern-sign

genrtlil: fix mux2rtlil generated wire signedness

Merge pull request #2476 from zachjs/const-arg-width

Fix constants bound to single bit arguments (fixes #2383)

passes/pmgen/pmgen.py: trivial change to remove C++ compiler warnings

Verified that the result still builds and passes self-tests

genrtlil: fix mux2rtlil generated wire signedness

Bump version

Fix constants bound to single bit arguments (fixes #2383)

Merge pull request #2499 from whitequark/cxxrtl-fixes

cxxrtl: don't crash generating debug information for unused wires

cxxrtl: don't crash generating debug information for unused wires.

Merge pull request #2498 from StefanBruens/Fix_opt_lut

Fix use-after-free in LUT opt pass

Merge pull request #2497 from whitequark/cxxrtl-reflow

cxxrtl: completely rewrite netlist layout code

cxxrtl: split processes into sync and case nodes.

Similar to the treatment of black boxes, splitting processes into two
scheduling nodes adds sufficient freedom so that netlists with
well-behaved processes (e.g. those emitted by nMigen) can immediately
converge.

Because processes are not emitted into edge-triggered regions, this
approach has comparable performance to -O5 (without -noproc), which
is substantially slower than -O6.

kernel: undef Tcl macros interfering with cxxrtl.

cxxrtl: completely rewrite netlist layout code.

The exact shape of C++ code emitted by CXXRTL has a critical effect
on performance, both compile-time and runtime. CXXRTL's performance
greatly improved when it started localizing and inlining wires, not
only because this assists the optimizer and register allocator, but
also because inlining code into edge-triggered regions cuts the time
spent in eval() by at least a factor of two.

However, the logic of netlist layout has always been ad-hoc, fragile,
and very hard to understand and modify. After commit ece25a45, which
introduced outlining, the same logic started being applied to two
distinct netlists at once instead of one, which barely worked.

This commit does four major changes:
  * There is now a single unambiguous source of truth (per subgraph)
    for the layout of any emitted wire.
  * Netlist layout is now done entirely during analysis using well
    known graph algorithms; no graph operations happen when emitting.
  * Netlist layout now happens completely separately for eval() and
    debug_eval() subgraphs.
  * Unreachable (within subgraph scope) netlist nodes are now neither
    emitted nor considered for wire inlining decisions.
The netlist layout code should also now closely match the described
semantics.

As a part of this large cleanup, it includes many miscellaneous
improvements:
  * The "bare minimum" debug level introduced in commit dd6a761d was
    split into two levels; -g1 now emits debug information *only* for
    inputs and state wires, and -g2 now emits debug information for
    all public members. The old behavior matches -g2. This is done
    to avoid bloat on low optimization levels.
  * Debug aliases and inlined connections are now handled separately,
    and complex RHS never interferes with inlined connections.
  * Aliases to outlined wires now carry a pointer to the outline.
  * Cell sync outputs can now be emitted in debug_eval().
  * Black box debug information now includes comb/sync driver flags.
  * The comment emitted for inlined cells is now accurate.
  * Debug information statistics now has less noise.
  * Netlist layout code is now much better documented.

Due to more precise inlining decisions, unmodified (i.e. with no
Yosys script being used) netlists now have much more logic inlined
into edge-triggered regions. On Minerva SoC SRAM, this improves
runtime by 20-25% across compilers and optimization levels.

Due to more precise reachability analysis, much less C++ code is now
emitted, especially at the maximum debug level. On Minerva SoC SRAM,
this improves clang compile time by 30-50% depending on options.
gcc is not affected.