abc9_map.v: fix Xilinx LUTRAM

Fix comment

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1555 from antmicro/fix-macc-xilinx-test

tests: arch: xilinx: Change order of arguments in macc.sh

Call abc9 with "&write -n", and parse_xaiger() to cope

Remove creation of $abc9_control_wire

Do not connect undriven POs to 1'bx

Fix abc9 re-integration, remove abc9_control_wire, use cell->type as

as part of clock domain for mergeability class

Fix writing non-whole modules, including inouts and keeps

tests: arch: xilinx: Change order of arguments in macc.sh

abc9 to use mergeability class to differentiate sync/async

write_xaiger to support part-selected modules again

abc9 to do clock partitioning again

Remove clkpart

Revert "Special abc9_clock wire to contain only clock signal"

This reverts commit 6a2eb5d8f9286b9574647c03e2bdc8b63fccbe4d.

Merge pull request #1551 from whitequark/manual-cell-operands

Clarify semantics of comb cells, in particular shifts

Missing wire declaration

abc9_map.v to transform INIT=1 to INIT=0

Oh deary me

Bump ABC to get "&verify -s" fix

output reg Q -> output Q to suppress warning

abc9_map.v to do `zinit' and make INIT = 1'b0

kernel: require \B_SIGNED=0 on $shl, $sshl, $shr, $sshr.

Before this commit, these cells would accept any \B_SIGNED and in
case of \B_SIGNED=1, would still treat the \B input as unsigned.

Also fix the Verilog frontend to never emit such constructs.

manual: document behavior of many comb cells more precisely.

xilinx: Add tristate buffer mapping. (#1528)

Fixes #1225.

iopadmap: Refactor and fix tristate buffer mapping. (#1527)

The previous code for rerouting wires when inserting tristate buffers
was overcomplicated and didn't handle all cases correctly (in
particular, only cell connections were rewired — internal connections
were not).

xilinx: Add models for LUTRAM cells. (#1537)

Cleanup

Add assertion

write_xaiger to consume abc9_init attribute for abc9_flops

Add abc9_init wire, attach to abc9_flop cell

Revert "Add INIT value to abc9_control"

This reverts commit 19bfb4195818be12e6fb962de29ca32444498c22.

Update ABCREV for upstream bugfix

techmap abc_unmap.v before xilinx_srl -fixed

Merge pull request #1524 from pepijndevos/gowindffinit

Gowin: add and test DFF init values

update test

Use -match-init to not synth contradicting init values

Add INIT value to abc9_control

Merge pull request #1542 from YosysHQ/dave/abc9-loop-fix

abc9: Fix breaking of SCCs

Cleanup

Use pool instead of std::set for determinism

Use pool<> not std::set<> for determinism

Merge pull request #1539 from YosysHQ/mwk/ilang-bounds-check

read_ilang: do bounds checking on bit indices

abc9: Fix breaking of SCCs

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1540 from YosysHQ/mwk/xilinx-bufpll

xilinx: Add missing blackbox cell for BUFPLL.

xilinx: Add missing blackbox cell for BUFPLL.

clkpart -unpart into 'finalize'

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Move \init signal for non-port signals as long as internally driven

Revert "Fold loop"

This reverts commit a30d5e1cc35791a98b2269c5e587c566fe8b0a35.

read_ilang: do bounds checking on bit indices

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Fix multiple driver issue

Add multiple driver testcase

Fix multiple driver issue

Add comment, use sigmap

Revert "Fold loop"

This reverts commit da51492dbcc9f19a4808ef18e8ae1222bc55b118.

Merge remote-tracking branch 'origin/master' into xaig_dff

ean call after abc{,9}

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Do not replace constants with same wire

Merge pull request #1536 from YosysHQ/eddie/xilinx_dsp_muladd

xilinx_dsp: consider sign and zero-extension when packing post-multiplier adder

Merge pull request #1501 from YosysHQ/dave/mem_copy_attr

memory_collect: Copy attr from RTLIL::Memory to  cell

Merge pull request #1534 from YosysHQ/mwk/opt_share-fix

opt_share: Fix handling of fine cells.

Merge pull request #1535 from YosysHQ/eddie/write_xaiger_improve

write_xaiger improvements

Merge remote-tracking branch 'origin/eddie/write_xaiger_improve' into xaig_dff

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Cleanup

Check for nullptr

Stray log_dump

Revert "submod to bitty rather bussy, for bussy wires used as input and output"

This reverts commit cba3073026711e7683c46ba091c56a5c5a041a45.

Promote output wires in sigmap so that can be detected

Fix wire width

Fix submod -hidden

Add -hidden option to submod

No need for -abc9

opt_share: Fix handling of fine cells.

Fixes #1525.

latch -> box

Merge branch 'master' into xaig_dff

Add citation

Check for either sign or zero extension for postAdd packing

Remove notes

Fold loop

Do not sigmap keep bits inside write_xaiger

xaiger: do not promote output wires

Add testcase derived from fastfir_dynamictaps benchmark

xaiger: do not promote output wires

Move 'clean' from map_luts to finalize

Fix submod -hidden

clkpart to use 'submod -hidden'

Add -hidden option to submod

Update docs with bullet points

xilinx: Add simulation models for IOBUF and OBUFT.

Move \init from source wire to submod if output port

Add testcase where \init is copied

Fold loop

Do not sigmap keep bits inside write_xaiger

clkpart to analyse async flops too

Fix debug