soc: merge with misoc 3fcc4f116c3292020cb811d179e45ae45990101b

changes:
-software/bios: remove dataflow
-cores/identifier: replace with user-defined string
-interconnect/CSRBankArray: support read-only mappings
-targets: Added Numato Mimas V2 target
-Our libunwind changes were merged upstream.
-wishbone: update TODO
-replace Counter in Converters
-Fix CSRBankArray
-flterm: properly exit on ^C.

boards/targets/sim: get SDRAM working in simulation with sdram/model

soc/software: remove memtest (should be re-written)

soc/sofware: remove libdyld

soc/software: remove libunwind

litex/build/xilinx/programmer: remove UrJTAG and Adept

README: update

litex: get verilator simulation working and add sim target as example

litex: reorganize things, first work working version

import migen in litex/gen

Merge remote-tracking branch 'migen/master'

import misoc in litex/soc

Update .gitignore.

fhdl/verilog: create clock domains in deterministic order

libcompiler_rt: add fixunsdfdi

setup.py: consistent version number

setup.py: fix version number

setup.py: consistent version number

conda: use correct branch

Merge 'new' branch

conda: use correct branch

Merge 'new' branch

integration/builder: add gateware toolchain path command line switch

build: standardize toolchain path setting

build/ise: make method default args consistent across platforms

software/makefiles: remove dependency system, make all always a phony target

targets/pipistrello: add argparse functions consistent with kc705

targets/kc705: export generic argparse code

targets/kc705: make SDRAM controller type configurable

interconnect/wishbone: fix CSRBank init

wishbone: add read/write simulation methods

Revert "conda: try to hack conda into checking out new branch directly"

This reverts commit 1b11b7fa862852e95a80c98bae0de9fe9169560b.

conda: try to hack conda into checking out new branch directly

travis: add dummy script

conda: consistent version numbering

add travis.yml

add conda build scripts

cores/dvi_sampler: fix imports

interconnect/stream: add Converter (needs cleanup)

compiler_rt: add comparesf2

cores/liteeth_mini: adapt all phys to new migen

com/liteethmini/phy: remove use of FlipFlop in MII

cores: fix liteeth

conda: restrict python to 3.5.* explicitly.

conda: put git hash back build string.

conda: also add build number, not just string.

conda: fix build on old conda-build.

conda: restrict python to 3.5.* explicitly.

conda: put git hash back build string.

fhdl/namer: fix object aliasing bug

Merge branch 'new' of github.com:m-labs/migen into new

fhdl/namer: fix object aliasing bug

conda: also add build number, not just string.

travis: upload noarch conda package correctly.

travis: install the package that was just built.

Otherwise, conda will select a newer remote version if available,
even with --use-local.

conda: build migen as noarch.

conda: include hash in commit.

travis: upload noarch conda package correctly.

travis: install the package that was just built.

Otherwise, conda will select a newer remote version if available,
even with --use-local.

travis: workaround for conda noarch bug

conda: build migen as noarch.

conda: include hash in commit.

sim: fix case break

sim: do not use py35 collections.Generator

travis: workaround for conda noarch bug

conda: noarch

sim: truncate case test value

test: fix divider testbench

sim: generators are also iterables...

sim: accept iterables as generator list

verilog, sim: accept iterables in FHDL statements

genlib/fsm: fix return value of _get_register_control

MANIFEST.in: fix lm32 data directory

Revert "sim/core: fix Cat bitshift"

This reverts commit 6d6f91a02b6ff4b5459fe91fcae5b97ce915f7dd.

sim/core: fix Cat bitshift

sim/core: truncate evaluated values before test in If

software: do not build libdyld and libunwind for lm32. Closes #22

build/vivado: quote paths in Tcl (prevents problems with \ on Windows)

sim: support execution of nested statement lists (typo)

sim: support execution of nested statement lists

integration/builder: escape backslash in makefile defines

genlib/fifo: width_or_layout -> width

Merge branch 'new' of github.com:m-labs/misoc into new

integration/builder: fix building for SoCSDRAM-based targets when SDRAM is disabled

Reported by Florent Kermarrec

software/bios: move romboot after serialboot and netboot

On designs using romboot (firmware embedded in ram blocks), we generally upload new firmwares with serialboot and netboot for prototyping.
Moving romboot after serialboot and netboot avoid manual interrupts of the boot sequence.

software/bios: move romboot after serialboot and netboot

On designs using romboot (firmware embedded in ram blocks), we generally upload new firmwares with serialboot and netboot for prototyping.
Moving romboot after serialboot and netboot avoid manual interrupts of the boot sequence.

test/divider: subtests

vivado progammer: allow to specify flash chip

sim: make sure replaced memory signals are always in VCD signal set

setup: include software and Verilog files

Broken on Python 3.5
error: can't copy 'misoc/software': doesn't exist or not a regular file

interconnect/stream: add missing part of Demultiplexer

setup: add entry points

setup: fix readme

travis/conda: build for python 3.5

travis/conda: build for python 3.5

travis: activate py35

travis: activate py35

travis: python 3.5

travis: python 3.5

sdram: cleanup