Added tests/vloghtb

Use functions instead of always blocks for $mux/$pmux/$safe_pmux in verilog backend

Added support for $bu0 to verilog backend

Started to implement real resource sharing

Fixed log_id() memory corruption

Improved memory_share log messages

More verbose memory_share help message

Added SAT-based write-port sharing to memory_share

Added ModWalker helper class

Some "const" cleanups in SigMap

Fixed bug in memory_share feedback-to-en code

Added translation from read-feedback to en-signals in memory_share

Improved seeding of color rng in show command

Only create collision detect logic in memory_share if necessary

Bugfix in tests/memories/run-test.sh

added tests/memories

Added memory_share

Added automatic conversion from RTLIL::SigSpec to std::vector<RTLIL::SigBit>

Apply opt_reduce WR_EN opts to the whole mux tree driving the WR_EN port

Added function-like cell creation helpers

Added log_id() helper function

Also simulate unmapped memories in "make test"

Implemented dynamic bit-/part-select for memory writes

Fixed simlib.v model for $mem

Added support for bit/part select to mem2reg rewriter

Added support for constant bit- or part-select for memory writes

Improved opt_reduce handling of mem wr_en mux bits

Fixed RTLIL::SigSpec::append_bit() for appending constants

Added support for "blackbox" attribute to iopadmap

Added support for "blackbox" attribute to flatten/techmap

Added "inout" ports support to read_liberty

Set blackbox attribute in "read_liberty -lib"

Fixed spelling of "direction" in read_liberty messages

Merged new $mem/$memwr WR_EN interface

Changed tests/techmap/mem_simple_4x1_map for new $mem/$memwr WR_EN interface

improved opt_reduce for $mem/$memwr WR_EN multiplexers

changes in verilog frontend for new $mem/$memwr WR_EN interface

Changes to "memory" pass for new $memwr/$mem WR_EN interface

Updated simlib to new $mem/$memwr interface

Changed the $mem/$memwr WR_EN input to a per-data-bit enable signal

Added note to "make test": use git checkout of iverilog

Added passing of various options to vhdl2verilog

Use "verilog -sv" to parse .sv files

Fixed processing of initial values for block-local variables

now ignore init attributes on non-register wires in sat command

fixed parsing of constant with comment between size and value

small changes in presentation

Tiny fix in presentation

Progress in presentation

Added links to some liberty files to README

Progress in presentation

Fixed handling of mixed real/int ternary expressions

More found_real-related fixes to AstNode::detectSignWidthWorker

Progress in presentation

Little steps in realmath test bench

fixed signdness detection for expressions with reals

fixed typo

Progress in presentation

Do not create $dffsr cells with no-op resets in proc_dff

Added test case for AstNode::MEM2REG_FL_CMPLX_LHS

Added AstNode::MEM2REG_FL_CMPLX_LHS

Improved handling of relational op of real values

Little steps in realmath test bench

Improved ternary support for real values

Use undef (x/z vs. NaN) rules for real values from IEEE Std 1800-2012

Fixed parsing of TOK_INTEGER (implies TOK_SIGNED)

Added found_real feature to AstNode::detectSignWidth

Added more calls to "hierarchy" to README file

Removed long running tests from tests/simple/realexpr.v (replaced by tests/realmath)

Added tests/realmath to "make test"

Improved AstNode::realAsConst for large numbers

Improved realmath test bench

Improved parsing of large integer constants

Improved AstNode::asReal for large integers

improved realmath test bench

improved (fixed) conversion of real values to bit vectors

progress in realmath test bench

Fixed relational operators for const real expressions

added first draft of real math testcase generator

Progress in presentation

Added %D and %c select commands

Added support for math functions

Added realexpr.v test case

Added handling of real-valued parameters/localparams

Implemented more real arithmetic

Implemented basic real arithmetic

Added real->int convertion in ast genrtlil

Added Verilog lexer and parser support for real values

Added read_verilog -sv options, added support for bit, logic,
allways_ff, always_comb, and always_latch

Now we are in Yoys 0.3.0+ development

Tagging Yosys 0.3.0

Updated ABC to 7600ffb9340c

added tests for new verilog features

fixed cell array handling of positional arguments

Add support for cell arrays

Added support for repeat stmt in const functions

further improved const function support

made the generate..endgenrate keywords optional

improved const function support

fix functions with no block (but single statement, loop, etc.)