add nayuki dct

working RADIX-2 FFT with bit-reversed LD/ST

add FP LOAD bit-reversed operations to ISACaller simulator

make a test for if size of FFT is less than 8, if so call a separate function
idea is to replace that function with assembler

add fsins and fcoss to simulator
WARNING: THESE ARE **NOT** APPROVED BY OPF ISA WG, CONSIDER TO BE DRAFT
in particular, they have had to be added to minor opcode 59 (alongside
fcfids) because there is not enough space to add them to "sandbox" 22

code clean-up, simplify, use float not double

add fft makefile

add nayuki project reference code
https://www.nayuki.io/page/free-small-fft-in-multiple-languages

use coincidence of svremap "persistence" to remove one more instruction
from FFT example

enable use of svremap "persist" mode, remove 4 instructions from FFT example

stop using MSR vfirst bit, move to SVSTATE bit 63 instead

add extra "persistence" bit to svremap instruction

big intrusive update: merge SVREMAP with SVSTATE, remove SVREMAP
this also involved creating an SVP64State class similar to the REMAPP
class (now removed).
unit tests had to be altered to the new API

use fmadds and fmsubs in complex fft example
reduces inner loop instruction count by 2

update SVSTATE to 64 bit length

subtract one from SVi field for setvl assembler
update all uses to match

change order of log printout for "writing gpr NN"

successful complex FFT butterfly, in-place, using Vertical-First SVP64

add a Discrete FFT butterfly unit test as an intermediary (incremental)
step towards full complex butterfly.

this test uses fp24 as an intermediary for storing the result of the
multiply, source from butterfly-scheduled operands.

that scalar reg is then used as a source in a butterfly-scheduled
twin +/- in-place ADD-SUB

minor reordering of setvl and svshape: svshape is now capable of setting VL

add svremap instruction into ISACaller
alter FFT and Matrix-Multiply SVP64 tests to use new svremap
generic redirect of any register to a SVSHAPE(0-3) rather than hard-coded

update svremap instruction to correctly store immediate args in SPR

whoops 0b00002 is not binary

add SVREMAP new Form / Fields and CSV entry

add SVREMAP SPR to ISACaller and parser

add SVREMAP SPR

add SVP64REMAP Record

rename SVP64REMAP to SVP64SHAPE

rename svremap to svshape

rename svremap to svshape

add scalar ffadds unit test

whoops forgot elif in SVP64Asm translation, detection of ffmadds overwritten

in scalar case do not increment RB for FFT mode

add sv.ffadds unit test, inversion of subtract needed in svfparith pseudocode

more generic allow fft mode 2nd output detection.  REALLY need a CSV Out2 column

add ffadds decoding:
- SVP64 trans manual creation of opcode with XO=0b01101
- add to power enums ISA list
- add to minor 59 and SVP64 CSV

add more generic detection of FFT mode, really needs to be a new column in CSV file for Out2

add (disabled) FFT complex unit test under development

corrections to remaining fft madd/msub

update comments

for scalar destination or scalar source on ffmadd, only offset by one

add svstep variant of fpmadds fft test

add "odd" SVP64 unit tests which alter SVSTATE

comments in unit test

add Vertical-First explicit branch-loop using svstep, with an sv.add. works!

end SVP64 "Vertical First" mode on rollover when end of svstep reached

add CR0 setting and unit test on svstep

whoops asmcode length (number of instructions) went over 256, caused
asmcode in simulator to "wrap" and get the wrong instruction name,
and then execute totally the wrong simulated instruction

test MSR.SVF bit set after setvl Vertical-First mode set

whoops must not reset last_op_svstate except when out of SVP64 mode

testing new setvl "svstep" mode

whoops sv.lfs registers must be even numbers (match SVP6 EXTRA2 encoding)

add ability to explicitly increment SVSTATE srcstep/dststep

add (new) extra argument to setvl (Vertical-First mode, set to zero here)

add in extra "vertical" mode into SVP64 setvl

clean up imports and unit test name

ffmuls test, had to add to b not a in expected results

get butterfly RADIX2 SVP64 example working, breaks the fpmadds one though

add in DFT test from Project Nayuki to verify results of butterfly schedule

change coefficients in FFT REMAP example so as not to get alternating zeros

when REMAP shape is zero, skip it in ISACaller.
also use srcstep only for FFT butterfly mode (for now)
bit of a hack

on FRS for FFT with REMAP use scheduled offset

add FFT REMAP butterfly unit test

add FFT SHAPE pseudocode in svremap, and a schedule in ISACaller

add FFT butterfly iteration to SVSHAPE REMAP class for ISACaller

when FFT madd detected, only enable VL offset in non-REMAP mode

add 2nd matrix multiply unit test with SV REMAP

fix ISACaller FFT-enable detection, fixes sv.fmadds, matrix multiply works

fix svremap field offsets

whoops, REMAP inverted

debug of SVP64 REMAP

debugging SVSHAPE for REMAP

add in use of SVSHAPE in ISACaller. untested (no damage done)

add redirection "steps" for REMAP purposes, to be set up manually
in ISACaller for now

add last_op_svshape flag to ISACaller

add svremap manual instruction (Primary Opcode 22, sandbox)

add SVSHAPE class, starting to add to ISACaller

add function to turn permute into an order list

update SVREMAP to match spec

add basic README for media tests

add temporary SV pseudocode

add TEMPORARY svremap form and instruction

re-enable accidentally-disabled sv ld/st tests

corrections to comments and map-reduce adds, wrong way round
(not a prefix-sum)

tab replacement

add some notes into imdct_standalone.c

morph imdct36 standalone c to look like it uses predication

loop can now be 5-long

add copy of imdct36 standalone c test

add extra offset for FRB, for FFT Cooley-Tukey twin mul/add-sub

add new SVP64 FFT twin multiply-and-accumulate unit test

add new (experimental) ffmadds and ffmsubs, for FFT twin mul-accumulate

override logic for getting FRS in SVP64 FFT mode

add FRS decode (2nd output) for SVP64 FFT FP mul-add in PowerDecoder2

change name to OP_FP_MADD to identify fmadd (etc)

comments on SVP64 LD/ST Mode detection

add SVP64 FFT mode to PowerDecoder, add CSV entries

add LD bit-reversed unit test
add LD/ST bit-reverse logic in ISACaller

comment out l*br pseudo-ops from power_enums.py

use If Elif in power_decoder conditions, a lot easier than switch/case

rename bit-reversed LDs to match v3.0B (strip "br")