vendor.xilinx_spartan6: implement DDR I/O buffers and inverters.

compat.fhdl.structure: fix Case().makedefault().

Fixes #100.

compat.fhdl.structure: always order default case as the very last.

hdl.ast: tighten assertion in Switch().

Simplify code by using Signal.like(name_suffix="..") appropriately.

hdl.ast: add name_suffix=".." option to Signal.like().

This simplifies creation of related signals with nice names during
metaprogramming, e.g.

  def make_ff(m, sig):
      sig_ff = Signal.like(sig, name_suffix="_ff")
      m.d.sync += sig_ff.eq(sig)
      return sig_ff

vendor.xilinx_7series: implement DDR I/O buffers.

vendor.lattice_ice40: fix typo.

build.{dsl,res,plat}: add PinsN and DiffPairsN.

hdl.ast: implement values with custom lowering.

back.pysim: check for a clock being added twice.

This commit adds a best-effort error for a common mistake of adding
a clock driving the same domain twice, such as a result of
a copy-paste error.

Fixes #27.

back.rtlil: mask memory init values.

This handles both init values that are too wide, which happens if
their magnitude is too high, or if they're negative.

Fixes #96.

hdl.mem: coerce memory init values to integers.

The coercion is carefully chosen to accept (other than normal ints)
instances of e.g. np.int64, but reject instances of e.g. float.
See https://stackoverflow.com/a/48940855/254415 for details.

Fixes #93.

lib.cdc: fix typo.

vendor.xilinx_spartan6: implement.

vendor.xilinx_7series: fix typos.

build.dsl: fix precondition check in Pins.

vendor.xilinx_7series: implement.

build.res: allow querying frequency of a previously constrained clock.

build.{dsl,res,plat}: apply clock constraints to signals, not resources.

This adds the Clock() build DSL element, and adds a resource manager
function add_clock_constraint() that takes a Pin or a Signal.
Note that not all platforms, in particular not any nextpnr platforms
at the moment, can add constraints on arbitrary signals.

Fixes #86.

build.dsl: replace extras= with Attrs().

This change proved more tricky than expected due to downstream
dependencies, so it also includes some secondary refactoring.

Typos and style fixes. NFC.

vendor.lattice_ice40: normalize device names.

Right now the device name in the board file is just the option
nextpnr uses, but that's overnormalized and doesn't quite match
the chip names used elsewhere. It is even worse for ECP5 in terms
of mismatch with chip names, and for ECP5 we need to support other
toolchains as well, so let's handle this uniformly everywhere.

hdl.ir: rephrase elaboratable warning to not look like an error.

compat.fhdl.module: silence "unused elaboratable" warnings.

compat.fhdl.specials: fix platform lowering for TSTriple again.

compat.fhdl.specials: fix platform lowering.

get_tristate only has O/OE; the triple is created by get_input_output.

compat.fhdl.module: implement some TODO'd deprecation warnings.

build.run: fix product extraction to work on Windows.

Before this commit, it would fail with a "Permission denied" error.

build.plat: hide executed commands in quiet builds on Windows.

build.plat: allow (easily) overriding with an empty string on Windows.

compat.fhdl.module: CompatModule should be elaboratable.

Fixes #83.

build.res: use ConstraintError iff a constraint invariant is violated.

In particular don't use it for type errors.

hdl.xfrm: handle empty lhs in LHSGroup{Analyzer,Filter}.

vendor.board: split off into nmigen-boards package.

The iCE40 programmers are also moved, since they're board-specific.
(It looks like iceprog isn't, but it only works with Lattice
evaluation kits.)

Fixes #80.

build.run: simplify using build products locally, e.g. for programming.

build.res: simplify emission of port constraints on individual bits.

Clean up imports.

This commit:
  * moves lists of universally useful imports from `nmigen` to
    `nmigen.hdl` and `nmigen.lib`, reimporting them in `nmigen`;
  * replaces lots of imports from individual parts of `nmigen.hdl`
    with a star import from `nmigen.hdl`;
  * replaces imports in tests with what we expect downstream code
    to use;
  * adds some missing imports in `nmigen.formal`.

build.run: extract from build.plat.

vendor.board.tinyfpga_bx: clk16 pin does not have a global buffer.

Fixes #82.

vendor.board.tinyfpga_bx: fix typo.

vendor.conn.pmod: implement.

Fixes #79.

examples: reorganize into examples/basic and examples/board.

vendor.board: extract package.

vendor.tinyfpga_bx: add connectors.

vendor.icestick: add connectors.

vendor.ice40_hx1k_blink_evn: add (some) connectors.

I have no idea how to lay out the Arduino-like connectors best,
so they're just missing.

build.{plat,res}: add support for connectors.

Fixes #77.

build.dsl: add support for connectors.

compat.fhdl.specials: TSTriple is not an elaboratable.

vendor.fpga.lattice_ice40: implement differential output buffers.

vendor.fpga.lattice_ice40: implement differential input buffers.

vendor.fpga.lattice_ice40: allow instantiating SB_GB_IO via extras.

vendor.fpga.lattice_ice40: implement SDR and DDR I/O buffers.

lib.io: add i_clk and o_clk to pin layout with xdr>=1.

hdl.rec: unbreak hasattr(rec, ...).

hasattr() requires that AttributeError be raised. Change __getitem__
to raise AttributeError, too, since it is fundamentally just sugar
for getattr().

build.{dsl,plat,res}: allow dir="oe".

Although a dir="oe" pin is generally equivalent to dir="io" pin with
the i* signal(s) disconnected, they are not equivalent, because some
pins may not be able to support input buffers at all, either because
there are no input buffers, or because the input buffers are consumed
by some other resource.

E.g. this can happen on iCE40 when the input buffer is consumed by
a PLL.

lib.io: allow dir="oe".

Although a dir="oe" pin is generally equivalent to dir="io" pin with
the i* signal(s) disconnected, they are not equivalent, because some
pins may not be able to support input buffers at all, either because
there are no input buffers, or because the input buffers are consumed
by some other resource.

E.g. this can happen on iCE40 when the input buffer is consumed by
a PLL.

build.{res,plat}: use xdr=0 as default, not xdr=1.

The previous behavior was semantically incorrect.

build.res: allow requesting raw ports, with dir="-".

This provides an escape hatch for the case where the nMigen platform
code is not flexible enough, and a IO buffer primitive needs to be
instantiated directly.

lib.io: allow Pin(xdr=0), representing a combinatorial I/O buffer.

vendor.fpga.lattice_ice40: enable SystemVerilog when reading .sv files.

build.res: if not specified, request resource #0.

This markedly differs from oMigen system, which would request
consecutive resources. The difference is deliberate; most resources
are singular, so it does not matter for them, and for resources where
it does matter, which pins are requested should not depend on order
of execution of `platform.request`.

vendor.fpga.lattice_ice40: instantiate SB_IO and apply extras.

The PULLUP and PULLUP_RESISTOR extras are representable in the PCF
file. The IO_STANDARD extra, however, can only be an SB_IO parameter.

hdl.ir: accept LHS signals like slices as Instance io ports.

This is unlikely to work with anything except Slice and Cat, but
there's no especially good place to enforce it. (Maybe in Instance?)

hdl.dsl: allow adding submodules with computed name, like with domains.

hdl.ir: accept expanded (kind, name, value) tuples in Instance.

This is useful for e.g. programmatically generating parameters
without having to mess with kwargs dicts.

build.{res,plat}: propagate extras to pin fragment factories.

This is necessary because on some platforms, like iCE40, extras
become parameters on an IO primitive, since the constraint file
format is not expressive enough for all of them.

build.res: simplify. NFC.

build.dsl: require a dict for extras instead of a stringly array.

Fixes #72.

vendor.fpga.lattice_ice40: use .bin suffix for bitstream tempfiles.

vendor.tinyfpga_{b→bx}

vendor.tinyfpga_b: fix IO_STANDARD.

vendor.tinyfpga_b: implement.

vendor.icestick: fix typo.

Travis: update install script.

vendor.ice40_hx1k_blink_evn: implement.

vendor.icestick: implement.

vendor.fpga.lattice_ice40: implement.

build.plat: implement.

build.res: always return a Pin record.

In the simple cases, a Pin record consisting of exactly one field
is equivalent in every way to this single field. In the more complex
case however, it can be used as a record, making the code more robust
such that it works with both bidirectional and unidirectional pins.

build.res: accept a list of clocks in ConstraintManager constructor.

back.rtlil: allow specifying platform for convert().

Add versioneer.

hdl.ir: silence unused elaboratable warning on interpreter crash.

build.res: add ConstraintManager.

build.dsl: make Pins and DiffPairs iterable.

Returns pin names.

build.dsl: improve repr of Pins() and DiffPairs().

hdl.rec: allow providing fields during construction.

This allows creating records populated with e.g. signals with custom
names, or sub-records that are instances of Record subclasses.

Consider Instances a part of containing fragment for use-def purposes.

Fixes #70.

Add import so that Tristate.elaborate builds

hdl.ir: when adding sync domain to a design, also add it to ports.

Otherwise we end up in a situation where the examples don't have
clk and rst as ports, which is not nice.

Fixes #67.

hdl.ir: during port propagation, defs should take priority over uses.

back.rtlil: assign undriven signals to their reset value.

Fixes #35.

hdl: make all public Value classes other than Record final.

In some cases, nMigen uses type() instead of isinstance() to dispatch
on types. Make sure all such uses of type() are robust; in addition,
make it clear that nMigen AST classes are not meant to be subclassed.
(Record is an exception.)

Fixes #65.

hdl.ir: only pull explicitly specified ports to toplevel, if any.

Fixes #30.

lib.io: add a name argument to the Pin constructor.

build.dsl: style. NFC.

build: add DSL for defining platform resources.

back.verilog: allow stripping the src attribute, for cleaner output.