power_enums: support paired registers

power_fields: support assignment to same class instance

power_enums: fix CR register types

power_enums: fix RC1 predicates conversion

pysvp64asm: avoid empty fields

isatables: split dsld/dsrd Rc versions

power_insn: fix signed operands assembly

power_insn: fix arguments conversion

power_insn: fix specifiers errors

power_insn: common records lookup

power_insn: consider EXTS operand as signed

power_insn: discard SVP64 record for word instructions

power_insn: support pi/lf specifiers

power_insn: support ctr/cti specifiers

power_insn: support vs/vsi/vsb/vsbi specifiers

power_insn: support lru specifier

power_insn: support slu specifier

power_insn: support sl specifier

power_insn: support snz specifier

power_insn: support all specifier

power_insn: support crm specifier

power_insn: support mr/mrr specifiers

power_insn: support sats/satu specifiers

power_insn: simplify assembly validation

power_insn: support sea specifier assembly

power_insn: support els specifier assembly

power_fields: avoid unknown attributes

power_insn: fix combined zz disassembly

power_insn: refactor w/sw/dw specifiers

power_insn: support zz/sz/dz specifiers

power_enums: unify predicates classes

power_enums: deprecate CRType enum

power_enums: clean code

power_enums: support 8/16/32 in SVP64Width

power_insn: switch to SVP64SubVL enum

power_enums: support subvl conversions

power_insn: validate predicates masks

power_enums: support predicate type property

power_insn: introduce validation stubs

power_insn: support predicates masks

power_insn: support failfirst/predresult

power_enums: support predicates

power_insn: support subvector length specifiers

power_insn: support width specifier

power_insn: fix Rc record property

pysvp64asm: allow insndb-based assembly

power_enums: clean CR definitions

power_fields: support field bits assignment

power_insn: support empty arguments

power_insn: support CR operands disassembly

power_insn: fix opcodes generation (again)

power_insn: simplify spans and bytes conversion

power_insn: fix operands iteration

power_insn: support CR operands assembly

power_insn: refactor extandable operands assembly

power_insn: remap GPR and FPR operands

power_insn: unify GPR and FPR assembly

power_insn: provide SVP64 assembly stub

pysvp64asm: deprecate custom_insn helper

power_insn: discard overlaps for dynamic operands

power_insn: fix DOperandDX span

power_insn: fix XO static operand

power_insn: hide records repr from operands

power_insn: sort opcodes by sections

power_insn: fix repr for opcode mask and value

power_insn: support tables priorities

power_insn: provide operands helpers

power_insn: cache operands

power_insn: deprecate operand record argument

power_insn: simplify word instruction assembly

power_insn: introduce PO and XO static operands

power_insn: introduce record operands helpers

power_insn: convert spans into properties

power_insn: bind records to operands

power_insn: postpone operands initialization

power_insn: ensure operands are always dataclasses

power_insn: provide basics for insndb assembly

power_insn: return None for unknown insn names

power_insn: introduce signed immediate operand class

power_insn: rename register operand class

power_insn: clean and simplify EXTS operands

power_insn: support FPR operands assembly

power_insn: support GPR operands

power_insn: support non-zero operands

power_insn: allow sign only for SignedOperand

power_insn: add support for a trivial assembly

add INSNDB=true test pass to .gitlab-ci.yml

correct name for Mem test function

gaah a mess (but working)
as there is no elf-loading in pypowersim, .data .rodata .eh_frame and other
information is missing and/or in the wrong place.

had to get things working exactly as in media/mp3_0.sh, which is to call
just the one function with the input data pre-loaded into specific memory
locations

use qemu user-mode to run cross-compiled xchacha20

ascii dump on xchacha20 to compare against x86 version

add -mno-altivec option to xchacha20 test

enable misaligned Mem in ISACaller by default

Handle newer nMigen adding a "bench" top-level root in VCD files

corrections to boundary-wrapped store, and add misaligned store that is
storing to a single line (not wrapping)

add rollover mem test, store "rolls over" a 64-bit boundary

add misaligned mem test

add misaligned mem test

relocate main() to a single section
so that it can be put at a fixed address

add unit test for Mem class, need to add misaligned ld/st