handle negatives correctly by adding sign bit to final result

almost there, positive values work, negative values differ by 1

use proper register sizes

MULS instead of MUL, RA instead of RT in in1

Turns out DCTI-Form is another variant of A-Form

minor fixes in pseudocode, CONST_UI->CONST_SH in minor_22.csv

WIP: maddsubrs initial approach

maddsubrs no longer has CR0

fix forgotten stuff from last commit

add fcvt/fmv -- no tests yet

support calling functions with no args in pseudocode

show actual mdwn source location in backtrace when parser raises SyntaxError

move Assign to parser class in prep for improving syntax error reporting

add all fmv*/fcvt* fields

split XO-Form's RA field in prep for adding fcvttg[o][s]

also reformat cuz we can

remove testing with INSNDB=true since that now does nothing different

comment fmin*/fmax* since they're being replaced with fminmax and to make space for fmv/fcvt

fix non-zero assembly operands being zero

update SV csvs

add links between decode and issue

reserve writes in Issue Phase, add comment

add Issue phase and writes/reads possible in CPU

add Decode and CPU classes

add quick preamble header

update comments and correct retiring, remove registers that have been written

start on cycle-accurate model of inorder core

ffnmadds converted to 3-operand

converted ffnmadds to 3-operand

ffmsubs number of operands reduced to match ffmadds

power_insn: forbid zero for non-zero operands

power_insn: drop registers remapping hack

power_insn: support int and index opcode methods

reduce number of operands to ffmadds as well

prefix-sum remap works!

change order to tuple in remap preduce tests/demos to match rest of simulator

fix <u and >u with int arguments

reduce fdmadds down to only 3 operands, RT-overwrite, to save on operand
space.  it is still 3-in 2-out but FRC is now FRA

add SVSHAPE setup for parallel/prefix but it refuses to work
correctly right now because SVyd is utterly borked. needs investigating

add implicit rs detection for maddsubrs

link in new parallel-prefix REMAP schedule

add scan/prefix-sum support to copy of parallel-reduce remap iterator

format remap_preduce_yield.py

power_insn: deprecate ff/pr common code

power_insn: deprecate PR specifier

power_insn: deprecate normal PR mode

pysvp64dis: deprecate pr tests

pysvp64asm: deprecate pr tests

power_enums: sync forms

add CW and CW2 Form
needed for both #1035 and #1067

check RC1, add data-dependent fail-first LD/ST test

replace min/max[su][.] with minmax[.]

add unofficial and comment2 columns to minor_19.csv

add MM-form

fix bug where pseudo-code assignments modify more than just the variable being assigned to

rename/convert/merge XLCASTU/XLCASTS to EXTZXL/EXTSXL

rewrite all uses of XLCASTU/XLCASTS

add EXTZ since it's in PowerISA v3.1B (see lbz for an example)

fix EXTSXL/XLCASTU/XLCASTS when inputs are python ints

use proper cast function

change XLEN-ification

See bug #1064

change extsb/h/w to scale based on XLEN rather than extending from a fixed width

See https://bugs.libre-soc.org/show_bug.cgi?id=1061

add shaddw

spelling fix

media: migrate to binutils

sv_binutils: fix broken script

add power_decode_svp64_rm.py capability for new LD/ST format
https://bugs.libre-soc.org/show_bug.cgi?id=1047

add quick test_pysvp64dis.py of LD/ST data-dependent fail-first

https://bugs.libre-soc.org/show_bug.cgi?id=1047
start sorting out power_insn.py to conform to new LD/ST spec.
Data-Dependent Fail-First gets top priority, pred-result is dropped,
saturation removed from LDST-IDX leaving space for "els" to be added
with its own bit

whitespace cleanup (80 char per line hard limit)

comment about massive unnecessary code-duplication that should not
have been done in the way it was, but it is a good step along the right
lines because it a gets the job done by b producing the right answers
that c get us to the simplified path in an incremental fashion.
am adding this note in the source code to make sure that readers are aware

fix setvl unit test which happened to use deprecated
DCT schedule

fix add-like CA/OV outputs

this is a massive kludge, but that's what lkcl requested due to time constraints

fix broken test case

forgot to set the expected value to the input value for inputs that aren't outputs

add addex to simulator

works, except it has incorrect CA/OV outputs, which I'll fix as part of fixing all add-like ops

fix typo when getting pseudo-code output variables

switch to testing Rc=1 variants

fix `neg[o].` causing the simulator to raise TypeError

add case_nego_

rename le -> lt since CR bits are lt, gt, eq, and so, not le

remove DCT/iDCT redundant modes which require less-efficient cos tables
turns out that values are often repeated so why waste space especially
when the svshape instruction is under pressure
this goes into https://libre-soc.org/openpower/sv/rfc/ls009/

add test cases for ca/ov outputs of a bunch of add-like ops covered by pia

add check against PIA's output downloaded from ftp.libre-soc.org

all whitespace. reduce to under 80 chars

update comments on svstep returning pack/unpack state

fix docs to align with recent change in setvl syntax/operation

whitespace - 80 char limit

in xchacha20 svp64 assembler remove r22 from setvl and
use (new, modified) setvl options.  see simplev.mdwn

updated simplev setvl specification pseudocode: MAJOR spec change.
VF is set and persistence cleared when *MAXVL* is set
test affected: chacha20

whitespace

whoops added "CRB-Form" format not "CRB"

add .bin files to target

fix typo

and *.elf files

also clean *.bin files

Enable compilation and execution on x86 as well

Pass object code filename instead of actual data

This enables compilation on non-Power architectures.

brief explanation of Vertical-First

spelling

whitespace cleanup

Documentation about SVP64 implementation of XChacha20