ruby: connects sm queues to the network

ruby: Calculate system total memory capacity in Python
rather than in RubySystem object.

ruby: Add support for generating topologies in Python.

scons: ignore blank lines in .slicc files

ruby: Make SLICC-generated objects SimObjects.
Also add SLICC support for state-machine parameter defaults
(passed through to Python as SimObject Param defaults).

ruby: Convert most Ruby objects to M5 SimObjects.
The necessary companion conversion of Ruby objects generated by SLICC
are converted to M5 SimObjects in the following patch, so this patch
alone does not compile.
Conversion of Garnet network models is also handled in a separate
patch; that code is temporarily disabled from compiling to allow
testing of interim code.

ruby: get rid of obsolete, unused CustomTopology class.

tests: added M5_TEST_PROGS environment variable
to allow override of global location for regression test binaries.

ruby: fix out_port declaration

ruby: Added message type check to OutPortDeclAST.py

Though OutPort's message type is not used to generate code, this fix checks
that the programmer's intent is correct.  Eventually, we may want to
remove the message type from the OutPort declaration statement.

Automated merge with ssh://hg@m5sim.org/m5

config: changed default ruby config file for regression

build: need to include cstdio

style_hook: Fix the style hook
Re-enable it and update it for more modern versions of mercurial.

Automated merge with ssh://hg@m5sim.org/m5

copyrights: add copyright info to the files I added.
checkpoint-aggregator.py was written at UM so I added a UM copyright, agg_se.py was
written at AMD so I added the AMD copyright.

util: do checkpoint aggregation more cleanly, fix last changeset.
1) Move alpha-specific code out of page_table.cc:serialize().
2) Begin serializing M5_pid and unserializing it, but adding an function to do optional paramIn so that old checkpoints don't need to be fixed up.
3) Fix up alpha startup code so that the unserialized M5_pid value is properly written to DTB_IPR_ASN.
4) Fix the memory unserialize that I forgot somehow in the last changeset.
5) Add in an agg_se.py to handle aggregated checkpoints. --bench foo-bar plus positional arguments foo bar are the only changes in usage from se.py.
Note this aggregation stuff has only been tested for Alpha and nothing else, though it should take a very minimal amount of work to get it to work with another ISA.

memtest differences from Derek's changes

ruby: new atomics implementation

This patch changes the way that Ruby handles atomic RMW instructions. This implementation, unlike the prior one, is protocol independent. It works by locking an address from the sequencer immediately after the read portion of an RMW completes. When that address is locked, the coherence controller will only satisfy requests coming from one port (e.g., the mandatory queue) and will ignore all others. After the write portion completed, the line is unlocked. This should also work with multi-line atomics, as long as the blocks are always acquired in the same order.

merge

Automated merge with ssh://hsul@localhost:4444//repo/m5

 util: make a generic checkpoint aggregator that can aggregate different cpts into one multi-programmed cpt. Make minor changes to serialization/unserialization to get it to work properly. Note that checkpoints were made with a comment at the beginning with // - this must be changed to ## to work properly with the python config parser in the aggregator.

SCons: Make --help reflect the arguments to scons.

The arguments were added to the global_sticky_vars Variables object after the
basic help text was generated. As a result, the "actual:" value wouldn't
reflect the arguments to scons and wouldn't really be the "actual" value used
by the build. This change fixes that by updating global_sticky_vars slightly
earlier.

cache: make tags->insertBlock() and tags->accessBlock() context aware so that the cache can make context-specific decisions within their various tag policy implementations.

since totalInstructions() is impl'ed by all the cpus, make it an abstract base class.

faults: i think these fault invocations should be panic and not fatal. it definitely made implementing a trace cpu easier this way.

MIPS: Update the stats of the RUBY version of the regressions.

MIPS: Update stats for updated initial environment.

MIPS: Beef up process initialization.

MIPS: Implement the SE mode version of rdhwr.

MIPS: Fix decoding of the rdhwr instruction.

MIPS: Implement the set_thread_area system call.

MIPS: Create an artificial control register to hold the thread pointer.

In Linux, the set_thread_area system call stores the address of the thread
local storage area into a field of the current thread_info structure. Later,
to access that value, the program uses the rdhwr instruction to read a
"hardware register" with index 29. The 64 bit MIPS manual, volume II, says
that index 29 is reserved for a future ABI extension and should cause a
"Reserved Instruction Exception". In Linux (and potentially other ISAs) that
exception is trapped and emulated to return the value stored by
set_thread_area as if that were actually stored by a physical register.

The tp_value address (as named in the Linux kernel) is ironically stored as a
control register so that it goes with a particular ThreadContext. Syscall
emulation will use that to emulate storing to the OS's thread info structure,
and rdhwr will emulate faulting and returning that value from software by
returning the value itself, as if it was in hardware. In other words, we fake
faking the register in SE mode. In an FS mode implementation it should
work as specified in the manual.

MIPS: Extract CPU pointer from the thread context in scheduleCP0 setMiscReg.

The MIPS ISA object expects to be constructed with a CPU pointer it uses to
look at other thread contexts and allow them to be manipulated with control
registers. Unfortunately, that differs from all the other ISA classes and
would complicate their implementation.

This change makes the event constructor use a CPU pointer pulled out of the
thread context passed to setMiscReg instead.

MIPS: Add missing syscall slots.
These are all after the existing ones, suggesting they were added after the
original list was created.

Alpha: Implement MVI and remaining BWX instructions.

X86: Add a latency that describes how long an interrupt takes to propagate through the IO APIC.

X86: Record the memory mode when building an X86 system.

X86: Add a common named flag for signed media operations.

X86: Create a common flag with a name to indicate high multiplies.

X86: Create a common flag with a name to indicate scalar media instructions.

ruby: cleaned up ruby-lang configuration

m5: refreshed the ruby memtest regression stats

Resurrection of the CMP token protocol to GEM5

m5: improvements to the ruby_fs.py file

ruby: removed the chip pointer from MessageBuffer
The Chip object no longer exists and thus is removed from the MessageBuffer
constructor.

ruby: added error message to isinstance check
Added error message when a symbol is not an instance of a particular expected
type.

ruby: Added boolean to State Machine parameters
* * *
ruby: Removed primitive .hh includes

m5: Added the default m5out directory to the hg ignore list

ruby: The persistent table files from GEMS
These files are need by the MOESI_CMP_token protocol.

ruby: MOESI hammer support for DMA reads and writes

ruby: Added a memory controller feature to MOESI hammer

ruby: Hammer ruby configuration support

ruby: Changes necessary to get the hammer protocol to work in GEM5

ruby: added the original hammer protocols from old ruby

ruby: returns the number of LLC needed for broadcast
Added feature to CacheMemory to return the number of last level caches.
This count is need for broadcast protocols such as MOESI_hammer.

ruby: cache configuration fix to use bytes
Changed cache size to be in bytes instead of kb so that testers can use very
small caches and increase the chance of writeback races.

ruby: fix CacheMemory destructor

ruby: split CacheMemory.hh into a .hh and a .cc

ruby: Added default names to message buffers
Added default names to message buffers created by the simple network.

ruby: slicc method error fix
Added error message when a method call is not supported by an object.

ruby: slicc action error fix
Small fix to the State Machine error message when duplicate actions are defined.

ruby: slicc state machine error fixes
Added error messages when:
- a state does not exist in a machine's list of known states.
- an event does not exist in a machine
- the actions of a certain machine have not been declared

ruby: Removed unused action z_stall

m5: Added option to take a checkpoint at the end of simulation

m5: Fixed bug in atomic cpu destructor

ruby: fixed dma mi example to work with multiple dma ports

m5: removed master and slave deletions.
The unresolved destructor call caused a seg fault when called.

m5: fixed destructor to deschedule the tickEvent and event

ruby: getPort function fix
Fixed RubyMemory::getPort function to not pass in a -1 for the idx parameter

ruby: Fixed Directory memory destructor

m5: Moved profile option since Simulation depends on it.

m5: Added isValidSrc and isValidDest calls to packet.hh

ruby: included ruby config parameter ports per core
Slightly improved the major hack need to correctly assign the number of ports
per core.  CPUs have two ports: icache + dcache.  MemTester has one port.

ruby: Added error check for openning the ruby config file

ruby: Support for merging ALPHA_FS and ruby
Connects M5 cpu and dma ports directly to ruby sequencers and dma
sequencers.  Rubymem also includes a pio port so that pio requests
and be forwarded to a special pio bus connecting to device pio
ports.

ruby: Added more info to bridge error message

ruby: Ruby 64-bit address output fixes.

ruby: Ruby destruction fix.

ruby: Ruby debug print fixes.

ruby: Ruby memtest python script.

Added tag Calvin_Submission for changeset 5de565c4b7bd

ruby: added sequencer stats to track what requests are waiting on

ruby: turned off randomization by default, turned on memory controller random arbitrate

ARM: Begin implementing CP15

ARM: Differentiate between LDM exception return and LDM user regs.

ARM: Boilerplate full-system code.

--HG--
rename : src/arch/sparc/interrupts.hh => src/arch/arm/interrupts.hh
rename : src/arch/sparc/kernel_stats.hh => src/arch/arm/kernel_stats.hh
rename : src/arch/sparc/stacktrace.cc => src/arch/arm/stacktrace.cc
rename : src/arch/sparc/system.cc => src/arch/arm/system.cc
rename : src/arch/sparc/system.hh => src/arch/arm/system.hh
rename : src/dev/sparc/T1000.py => src/dev/arm/Versatile.py
rename : src/dev/sparc/t1000.cc => src/dev/arm/versatile.cc
rename : src/dev/sparc/t1000.hh => src/dev/arm/versatile.hh

imported patch isa_fixes2.diff

ARM: Make the exception return form of ldm restore CPSR.

ARM: Create a new type of load uop that restores spsr into cpsr.

ARM: Check in the actual change from the last commit.

The last commit was somehow empty. This was what was supposed to go in it.

ARM: Switch the immediate and register versions of msr.

These were accidently transposed. This change straightens them out.

ARM: Fix up the implmentation of the msr instruction.

ARM: Define a mask to differentiate purely CPSR bits from CondCodes bits.

ARM: Add a bitfield to indicate if an immediate should be used.

ARM: Write some functions to write to the CPSR and SPSR for instructions.

ARM: Fix up the implmentation of the mrs instruction.

ARM: More accurately describe the effects of using the control operands.

ARM: Hook up the moded versions of the SPSR.

These registers can be accessed directly, or through MISCREG_SPSR which will
act as whichever SPSR is appropriate for the current mode.

SE: Fix SE mode OS X compilation.