Merge remote-tracking branch 'origin/master' into ice40dsp

ice40_dsp to accept $__MUL16X16 too

synth_ice40 to decompose into 16x16

mul2dsp to create cells that can be interchanged with $mul

Check if RHS is empty first

Make consistent

Do not autoremove ffP aor muxP

Improve pattern matcher to match subsets of $dffe? cells

Improve A/B reg packing

Do not autoremove A/B registers since they might have other consumers

Fix xilinx_dsp index cast

Fix signed multiplier decomposition

Use single DSP_SIGNEDONLY macro

Working for unsigned

Cleanup

Wrong wildcard symbol

Merge branch 'xc7dsp' of github.com:YosysHQ/yosys into xc7dsp

Merge pull request #1184 from whitequark/synth-better-labels

synth_{ice40,ecp5}: more sensible pass label naming

Merge pull request #1203 from whitequark/write_verilog-zero-width-values

write_verilog: dump zero width constants correctly

mul2dsp: Lower partial products always have unsigned inputs

Signed-off-by: David Shah <dave@ds0.me>

Make all operands signed

Update comment

Pattern matcher to check pool of bits, not exactly

Fix mul2dsp signedness

A_SIGNED == B_SIGNED so flip both

SigSpec::remove_const() to return SigSpec&

Remove old $pmux_safe code from write_verilog

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1204 from smunaut/fix_1187

ice40: Adapt the relut process passes to the new $lut/SB_LUT4 port map

Add DSP_{A,B}_SIGNEDONLY macro

Signedness

Signed extension

ice40: Adapt the relut process passes to the new $lut <=> SB_LUT4 port map

The new mapping introduced in 437fec0d88b4a2ad172edf0d1a861a38845f3b1d
needed matching adaptation when converting and optimizing LUTs during
the relut process

Fixes #1187

(Diagnosis of the issue by @daveshah1 on IRC)

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Revert drop down to 24x16 multipliers for all

Merge branch 'xc7dsp' of github.com:YosysHQ/yosys into xc7dsp

Add support {A,B,P}REG packing

SigSpec::extract to allow negative length

Add support for {A,B,P}REG in DSP48E1

write_verilog: dump zero width constants correctly.

Before this commit, zero width constants were dumped as "" (empty
string). Unfortunately, 1364-2005 5.2.3.3 indicates that an empty
string is equivalent to "\0", and is 8 bits wide, so that's wrong.

After this commit, a replication operation with a count of zero is
used instead, which is explicitly permitted per 1364-2005 5.1.14,
and is defined to have size zero. (Its operand has to have a non-zero
size for it to be legal, though.)

Fixes #948 (again).

Merge pull request #1202 from YosysHQ/cmp2lut_lut6

cmp2lut transformation to support >32 bit LUT masks

synth_ecp5: rename dram to lutram everywhere.

synth_{ice40,ecp5}: more sensible pass label naming.

gen_lut to return correctly sized LUT mask

Forgot to commit

Add tests for cmp2lut on LUT6

xilinx: Add correct signed behaviour to DSP48E1 model

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1188 from YosysHQ/eddie/abc9_push_inverters

abc9: push inverters driving box inputs (comb outputs) through $lut soft logic

Merge pull request #1186 from YosysHQ/eddie/abc9_ice40_fix

abc9/ice40: encapsulate SB_CARRY+SB_LUT4 into one box

xilinx: Treat DSP48E1 as 24x17 unsigned for now (actual behaviour is 25x18 signed)

Signed-off-by: David Shah <dave@ds0.me>

mul2dsp: Fix edge case where Y_WIDTH is less than B_WIDTH+`DSP_A_MAXWIDTH

Signed-off-by: David Shah <dave@ds0.me>

mul2dsp: Fix indentation

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1200 from mmicko/fix_typo_liberty_cc

Fix typo, double "of"

Merge pull request #1199 from mmicko/extract_fa_fix

Fix check logic in extract_fa

Fix typo, double "of"

Fix check logic in extract_fa

Do not swap if equals

SigSpec::extend_u0() to return *this

Oops forgot these files

Add xilinx_dsp for register packing

OUT port to Y in generic DSP

Move DSP mapping back out to dsp_map.v

Merge pull request #1196 from YosysHQ/eddie/fix1178

Fix different synth results between with and without debug output "-g"

$__ICE40_CARRY_LUT4 -> $__ICE40_FULL_ADDER as per @whitequark

Only swap if B_WIDTH > A_WIDTH

Tidy up

Move DSP48E1 model out of cells_xtra, initial multiply one in cells_sim

Merge pull request #1189 from YosysHQ/eddie/fix1151

Error out if enable > dbits in memory_bram file

Merge pull request #1190 from YosysHQ/eddie/fix_1099

extract_fa to return nothing more gracefully

Merge pull request #1191 from whitequark/opt_lut-log_debug

Make opt_lut less chatty

Merge pull request #1195 from Roman-Parise/master

Updated FreeBSD dependencies in README.md

Merge pull request #1197 from nakengelhardt/handle-setrlimit-fail

smt: handle failure of setrlimit syscall

Merge remote-tracking branch 'origin/master' into xc7dsp

Revert "Add log_checkpoint function and use it in opt_muxtree"

This reverts commit 0e6c83027f24cdf7082606a5631468ad28f41574.

smt: handle failure of setrlimit syscall

Revert "Fix first divergence in #1178"

This reverts commit 1122a2e0671ed00b7c03658f5012e34df12f26de.

Merge branch 'master' into eddie/fix1178

Redesign log_id_cache so that it doesn't keep IdString instances referenced, fixes #1178

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add log_checkpoint function and use it in opt_muxtree

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1194 from cr1901/miss-semi

Fix missing semicolon in Windows-specific code in aigerparse.cc.

Fix missing semicolon in Windows-specific code in aigerparse.cc.

Signed-off-by: William D. Jones <thor0505@comcast.net>

Updated FreeBSD dependencies in README.md

opt_lut: make less chatty.

If ConstEval fails do not log_abort() but return gracefully

Error out if enable > dbits

ice40_opt to $__ICE40_CARRY_LUT4 into $lut not SB_LUT

Add comment

Update test with more accurate LUT mask

duplicate -> clone

More cleanup

Cleanup

Cleanup

Cleanup

More cleanup

Cleanup

Cleanup

Cleanup

Do not double count cells in abc

Merge pull request #1183 from whitequark/ice40-always-relut

synth_ice40: switch -relut to be always on

Use Const::from_string() not its constructor...

Off by one

Fix spacing