versa_ecp5.py: Fix csr_address_width

Merge remote-tracking branch 'ngi-nix/master'

Add more supported GCC triples

update README.txt to add extra notes

whoops spimaster (mspi0) not connected up

doh, supposed to subtract 16 not throw the calculation away

sort out PLL connection, in and out of peripheral interconnect

try setting domain to "CPU"

try setting actual clk to pllclk_o

add PLL clock loop-back into CPU

add PLL clock loop-back into CPU

remove 16 NC, added 16 VCC/VDD

syntax error in pll.v

dummy PLL added with bypass, rename ref to ref_v due to ref being keyword

remove wb err signal from sram4k

increase not-connected pins in ls180

match up PLL names

match up PLL names

rename vco_test_ana to pll_testout_o

reduce nc pins by 5 for PLL

code-comments about ls180 imports

must only try to connect jtag when variant requests it

comment that variant for debug must be --variant=standard

comments on DMI interface

code-comments for sim.py debug mode

sort out names

rename spblock_512 4k sram module to lowercase

whoops clk_sel_i renamed accidentally

rename PLL pins to match LIP6.fr PLL

rename XICS memmap regions

add SPBlock_512W64B8W.v to sources

put imports into conditional blocks.  makes core.py "safe" for litex upstream

remove unneeded option

update to build ls180 4k SRAMs

got ft232 openocd test working

reduce jtag data bus width to 32, to match litex
set (ignored) pc_i to 64 bit
remove mem_2.init cp

more experimenting with STLinkv2 openocd

add stlink directdap config

hla newtap is apparently the command to run, to request a JTAG tap be set up

add first version opnocd_stlinkv2.cfg

sort out sdr and sdmmc OE pad drive, no longer one signal

disable PLL so increase not-connected by another 4 pins

remove cocotb, moved to soc-cocotb-sim (as submodule)

Use correct ir_width for libresoc JTAG TAP.

No need to define IDCODE anymore as default will now be OK.

whitespace

Document c4m-jtag dependency.

disable PLL for litex build, new variant

Fix svf file for limited c4m-jtag SVF grammar.

First setup for cocotb test run.

Currently only test bench is using Icarus Verilog on pre-layout design
without SRAMs.

update Makefile to build 4ksrams

move name of XICS ICS/ICP to match latest litex pythondata-microwatt

must not add bus width parameter

fix issues with port direction on several pads

latest fighting with litex to get pad directions connected up

debugging ls180 litex hell

sort out naming of IOpads for bi-directional pins

SDR pad mask output for DM

unneeded file

splitting out litex files from soc repo into separate repo

first (empty) commit