Added a test for the Memory Content File inclusion using $readmemb

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Fixed a bug in the new feature of $readmem[hb] when an empty string is provided

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Modified the new search for files of $readmem[hb] to be backward compatible

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

$readmem[hb] file inclusion is now relative to the Verilog file

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Merge pull request #1668 from gsomlo/gls-abc9-external

abc9: Fix regression breaking support for use of ABCEXTERNAL

abc9: restore ability to use ABCEXTERNAL

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #1667 from YosysHQ/clifford/verificnand

Add Verific support for OPER_REDUCE_NAND

Merge pull request #1503 from YosysHQ/eddie/verific_help

`verific` pass to print help message when command syntax error

Merge pull request #1654 from YosysHQ/eddie/sby_fix69

verific: unflatten struct ports

Add Verific support for OPER_REDUCE_NAND

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge branch 'vector_fix' of https://github.com/Kmanfi/yosys

Also some minor fixes to the original PR.

Merge pull request #1662 from YosysHQ/dave/opt-reduce-move-check

opt_reduce: Call check() per run rather than per optimised cell

Merge pull request #1665 from YosysHQ/clifford/edifkeep

Preserve wires with keep attribute in EDIF back-end

Merge pull request #1659 from YosysHQ/clifford/experimental

Add log_experimental() and experimental() API and "yosys -x"

Merge pull request #1510 from pumbor/master

handle anonymous unions to fix #1080

Preserve wires with keep attribute in EDIF back-end

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1559 from YosysHQ/efinix_test_fix

Fix for non-deterministic test

Add "help -all" and "help -celltypes" sanity test

synth_xilinx: cleanup help

synth_xilinx: fix help when no active_design; fixes #1664

xilinx: Add simulation model for DSP48 (Virtex 4).

Merge pull request #1660 from YosysHQ/eddie/abc9_unpermute_luts

Unpermute LUT ordering for ice40/ecp5/xilinx

Add and use SigSpec::reverse()

Fix unresolved conflict from #1573

Updated test to use assert-max

Improve logging use of experimental features

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1567 from YosysHQ/eddie/sat_init_warning

sat: suppress 'Warning: ignoring initial value on non-register: ...' when init[i] = 1'bx

Merge pull request #1573 from YosysHQ/eddie/xilinx_tristate

synth_xilinx: error out if tristate without '-iopad'

opt_reduce: Call check() per run rather than per optimised cell

Signed-off-by: David Shah <dave@ds0.me>

redirect fuser stderr to /dev/null

Merge pull request #1553 from whitequark/manual-dffx

Document $dffe, $dffsr, $_DFFE_*, $_DFFSR_* cells

Fix $lut input ordering -- SigSpec(std::initializer_list<>) is backwards

Just like Verilog...

Import tests from #1628

xilinx/ice40/ecp5: undo permuting LUT masks in lut_map

Now done in read_aiger

Merge pull request #1619 from YosysHQ/eddie/abc9_refactor

Refactor `abc9` pass

abc9_ops: add comments

Merge remote-tracking branch 'origin/master' into eddie/verific_help

verific: no help() when no YOSYS_ENABLE_VERIFIC

verific: also unflatten for 'hierarchy' flow as per @cliffordwolf

Merge pull request #1656 from YosysHQ/eddie/ice40_abc9_warnings

ice40: reduce ABC9 internal fanout warnings with a param for CI->I3

Add log_experimental() and experimental() API and "yosys -x"

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1658 from YosysHQ/clifford/smtbmcsolvernotfound

Improve yosys-smtbmc "solver not found" handling

Improve yosys-smtbmc "solver not found" handling

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1613 from porglezomp-misc/version-flag-alias

Add --version and -version as aliases for -V

read_aiger: set abc9_box_seq attr

ice40: add SB_SPRAM256KA arrival time

ice40: reduce ABC9 internal fanout warnings with a param for CI->I3

verific: unflatten struct ports

abc9: -reintegrate recover type from existing cell, check against boxid

simple_abc9 tests to discard whitebox before write for sim

simple_abc9 tests to discard whitebox before write for sim

abc_box_id -> abc9_box_id in test

abc9: warning message if no modules selected

Fix $__ABC9_ASYNC1 to output 1'b1 not 1'b0

Test for (* keep *)-ed abc9_box_id

abc9_ops: -prep_xaiger to skip (* keep *) cells

abc_box_id -> abc9_box_id in test

abc9_ops -prep_dff: insert async s/r mux in holes when replacing $_DFF_*

alumacc: undo accidental commit

Fix $__ABC9_ASYNC1 to output 1'b1 not 1'b0

read_aiger: also parse abc9_mergeability

Merge remote-tracking branch 'origin/eddie/abc9_fixes' into eddie/abc9_refactor

Merge pull request #1652 from YosysHQ/eddie/abc9_fixes

Eddie/abc9 fixes

abc9: error out if flip-flop init is 1'b1 for '-dff'

Due to ABC sequential synthesis restriction

abc9: fix scratchpad entry abc9.verify

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

read_aiger: discard LUT inputs with nodeID == 0; not < 2

read_aiger: ignore constant inputs on LUTs

write_xaiger: fix for (* keep *) on flop output

Merge pull request #1637 from YosysHQ/mwk/fix-1634

fsm_detect: Add a cache to avoid excessive CPU usage for big mux networks.

Merge pull request #1629 from YosysHQ/mwk/edif-z

edif: Just ignore connections to 'z

Merge pull request #1621 from YosysHQ/clifford/fminit

Add fminit pass

Merge pull request #1643 from YosysHQ/eddie/cleanup_arith_map

Cleanup +/xilinx/arith_map.v

Merge pull request #1602 from niklasnisbeth/ice40-init-vals-warning

ice40: Demote conflicting FF init values to a warning

Merge pull request #1645 from YosysHQ/eddie/fix1644

{ice40,xilinx}_dsp: improve robustess

xilinx_dsp: another typo; move xilinx specific test

ice40_dsp: fix typo

Consistency

xilinx_dsp: add parameter defaults

Add #1644 testcase

synth_ice40: call wreduce before mul2dsp

ice40_dsp: add test

ice40_dsp: add default values for parameters

ice40_dsp: tolerant of fanout-less outputs, as well as all-zero inputs

Deprecate `_CLB_CARRY from +/xilinx/arith_map.v since #1623

abc9: add some log_{push,pop}() as per @nakengelhardt

+/xilinx/arith_map.v fix $lcu rule

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

Merge pull request #1639 from YosysHQ/eddie/fix_read_xaiger

read_aiger: $lut prefix in front

abc9: aAdd test to check $_NOT_s are absorbed

read_aiger: $lut prefix in front

write_xaiger: skip abc9_flop only if abc_box_seq present

Merge pull request #1636 from YosysHQ/eddie/fix_synth_xilinx_W

synth_xilinx: fix default W value for non-xc7

write_xaiger: do not export flop inputs as POs

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

abc9_ops: -reintegrate to not trim box padding anymore

Merge pull request #1635 from YosysHQ/eddie/print_stats

print_stats footer to return peak memory, option for including children

fsm_detect: Add a cache to avoid excessive CPU usage for big mux networks.

Fixes #1634.

abc9_ops/write_xaiger: update doc

abc9_ops: -prep_holes -> -prep_xaiger, move padding to write_xaiger