sv: check validity of package end label

blif: Use library cells' start_offset and upto for wideports.

Fixes #2729.

connect: Add -assert option, fix non-working sigmap.

Should be useful for writing tests.

opt_dff: Fix NOT gates wired in reverse.

Merge pull request #2738 from mdko/xilinx-blif

Fix use of blif name in synth_xilinx command

Fix use of blif name in synth_xilinx command

Merge pull request #2737 from YosysHQ/claire/fix2736

Remove duplicates from conns array in JSON front-end, fixes #2736

Remove duplicates from conns array in JSON front-end, fixes #2736

Merge pull request #2669 from YosysHQ/claire/ice40defaults

Add input default assignments to iCE40 cell library

Add default assignments to other SB_* simulation models

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Add default assignments to SB_LUT4

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

quicklogic: ABC9 synthesis

sf2: fix name of AND modules

Merge pull request #2724 from whitequark/flatten-rewrite-memwr-memid

flatten: rewrite memid in memwr actions

flatten: rewrite memid in memwr actions.

preproc: test coverage for #2712

equiv: Suggest running async2sync or clk2fflogic where appropriate.

See #2713.

verilog: revise hot comment warnings

abc9: uniquify blackboxes like whiteboxes (#2695)

* abc9_ops: uniquify blackboxes too

* abc9_ops: update comment

* abc9_ops: allow bypass for param-less blackboxes

* Add tests

abc9: fix SCC issues (#2694)

* xilinx: add SCC test for DSP48E1

* xilinx: Gate DSP48E1 being a whitebox behind ALLOW_WHITEBOX_DSP48E1

Have a test that checks it works through ABC9 when enabled

* abc9 to break SCCs using $__ABC9_SCC_BREAKER module

* Add test

* abc9_ops: remove refs to (* abc9_keep *) on wires

* abc9_ops: do not bypass cells in an SCC

* Add myself to CODEOWNERS for abc9*

* Fix compile

* abc9_ops: run -prep_hier before scc

* Fix tests

* Remove bug reference pending fix

* abc9: fix for -prep_hier -dff

* xaiger: restore PI handling

* abc9_ops: -prep_xaiger sigmap

* abc9_ops: -mark_scc -> -break_scc

* abc9: eliminate hard-coded abc9.box from tests

Also tidy up

* Address review

Bump version

preproc: Fix up conditional handling.

Fixes #2710.
Fixes #2711.

gha: trim macOS dependencies

- Only install needed dependencies rather than using Brewfile
- Remove brew update (recent enough formulae already baked in)
- Saves ~16 minutes in macOS CI

gha: combine jobs using matrix

rtlil: add const accessors for modules, wires, and cells

Merge pull request #2702 from modwizcode/patch-1

Clarify bugpoint documentation regarding output

Clarify bugpoint documentation regarding output

Bugpoint's current documentation does specify that the result of a run is stored as the current design,
however it's easy to skim over what that means in practice.

Add a documentation comment to explain specifically that an after bugpoint `write_xyz` pass is required to save
the reduced design.

ast: make design available to process_module()

rtlil: Fix process memwr roundtrip.

Fixes #2646 fallout.

Merge pull request #2696 from nakengelhardt/guidelines

split CodingReadme into multiple files

quicklogic: Add .gitignore file for test outputs.

json: Improve the "processes in module" message a bit.

split CodingReadme into multiple files

verilog: check entire user type stack for type definition

sv: allow typenames as function return types

Merge pull request #2681 from msinger/fix-issue2606

Fix check for bad std::regex

verilog: rebuild user_type_stack from globals before parsing file

This was actually a ticking UB bomb: after running the parser, the type
maps contain pointers to children of the current AST, which is
recursively deleted after the pass has executed. This leaves the
pointers in user_type_stack dangling, which just happened to never be a
problem due to another bug that causes typedefs from higher-level type
maps to never be considered.

Rebuilding the type stack from the design's globals ensures the AstNode
pointers are valid.

Add simple CI using github actions.

modtools: fix use-after-free of cell pointers in ModWalker

cell_inputs and cell_outputs retain cell pointers as their keys across
invocations of setup(), which may however be invalidated in the meantime
(as happens in e.g. passes/opt/share.cc:1432). A later rehash of the
dicts (caused by inserting in ModWalker::add_wire()) will cause them to
be dereferenced.

quicklogic: PolarPro 3 support

Co-authored-by: Grzegorz Latosiński <glatosinski@antmicro.com>
Co-authored-by: Maciej Kurc <mkurc@antmicro.com>
Co-authored-by: Tarachand Pagarani <tpagarani@quicklogic.com>
Co-authored-by: Lalit Sharma <lsharma@quicklogic.com>
Co-authored-by: kkumar23 <kkumar@quicklogic.com>

ast: Use better parameter serialization for paramod names.

Calling log_signal is problematic for several reasons:

- with recent changes, empty string is serialized as { }, which violates
  the "no spaces in IdString" rule
- the type (plain / real / signed / string) is dropped, wrongly conflating
  functionally different values and potentially introducing a subtle
  elaboration bug

Instead, use a custom simple serialization scheme.

Fix check for bad std::regex (fixes #2606)

Blackbox all whiteboxes after synthesis

This prevents issues like processes in whiteboxes triggering an error in
the JSON backend.

Signed-off-by: gatecat <gatecat@ds0.me>

bugpoint: add runner option

sv: carry over global typedefs from previous files

This breaks the ability to use a global typename as a standard
identifier in a subsequent input file. This is otherwise backwards
compatible, including for sources which previously included conflicting
typedefs in each input file.

verilog: fix buf/not primitives with multiple outputs

From IEEE1364-2005, section 7.3 buf and not gates:

> These two logic gates shall have one input and one or more outputs.
> The last terminal in the terminal list shall connect to the input of the
> logic gate, and the other terminals shall connect to the outputs of
> the logic gate.

yosys does not follow this and instead interprets the first argument as
the output, the second as the input and ignores the rest.

blackbox: Include whiteboxed modules

Signed-off-by: gatecat <gatecat@ds0.me>

Replace assert in get_reference with more useful error message

verilog: support module scope identifiers in parametric modules

json: Add support for memories.

Previously, memories were silently discarded by the JSON backend, making
round-tripping modules with them crash.

Since there are already some users using JSON to implement custom
external passes that use memories (and infer width/size from memory
ports), let's fix this by just making JSON backend and frontend support
memories as first-class objects.

Processes are still not supported, and will now cause a hard error.

Fixes #1908.

proc_arst: Add special-casing of clock signal in conditionals.

The already-existing special case for conditionals on clock has been
remade as follows:

- now triggered for the last remaining edge trigger after all others
  have been converted to async reset, not just when there is only one
  sync rule in the first place
- does not require all contained assignments to be constant, as opposed
  to a reset conditional — merely const-folds the condition

In addition, the code has been refactored a bit; as a bonus, the
priority order of async resets found is now preserved in resulting sync
rule ordering (though this is not yet respected by proc_dff).

Fixes #2656.

opt_clean: Remove init attribute bits together with removed DFFs.

Fixes #2546.

rtlil: Disallow 0-width chunks in SigSpec.

Among other problems, this also fixes equality comparisons between
SigSpec by enforcing a canonical form.

Also fix another minor issue with possible non-canonical SigSpec.

Fixes #2623.

Merge pull request #2658 from zachjs/parameters-across-files

sv: allow globals in one file to depend on globals in another

sv: allow globals in one file to depend on globals in another

This defers the simplification of globals so that globals in one file
may depend on globals in other files. Adds a simplify() call downstream
because globals are appended at the end.

Merge pull request #2653 from zachjs/global-parameter

verilog: disallow overriding global parameters

Merge pull request #2642 from whitequark/cxxrtl-noproc-fixes

CXXRTL: some -noproc fixes

verilog: disallow overriding global parameters

It was previously possible to override global parameters on a
per-instance basis. This could be dangerous when using positional
parameter bindings, hiding oversupplied parameters.

Add _pm.h files to GENLIST, fixes vcxsrc target

Replace assert in xaiger with more useful error message

Merge pull request #2643 from zachjs/fix-param-no-default-log

Fix param without default log line

Bump version

memory_dff: Remove now-useless write port handling.

verilog: Use proc memory writes in the frontend.

Add support for memory writes in processes.

sim: Avoid a crash on empty cell connection.

Fixes #2513.

proc_dff: Fix emitted FF when a register is not assigned in async reset

Fixes #2619.

memory_dff: Remove code looking for $mux cells.

This job is now performed by `opt_dff`, which runs before this pass.

tests/bram: Do not generate write address collisions.

These have no defined semantics, making the tests non-deterministic.

Fix param without default log line

Replace assert in abc9_ops with more useful error message

cxxrtl: don't assert on edge sync rules tied to a constant.

These are commonly the result of tying an async reset to an inactive
level.

cxxrtl: allow `always` sync rules in debug_eval.

These can be produced from `always @*` processes, if `-noproc`
is used.

Merge pull request #2626 from zachjs/param-no-default

sv: support for parameters without default values

Merge pull request #2632 from zachjs/width-limit

verilog: impose limit on maximum expression width

sv: fix some edge cases for unbased unsized literals

- Fix explicit size cast of unbased unsized literals
- Fix unbased unsized literal bound directly to port
- Output `is_unsized` flag in `dumpAst`

proc_clean: Fix empty case removal conditions.

Fixes #2639.

Remove a few functions that, in fact, did not exist in the first place.

Replace assert in addModule with more useful error message

Merge pull request #2635 from whitequark/cxxrtl-memrd-async-addr

cxxrtl: follow aliases to outlines when emitting $memrd.ADDR

Merge pull request #2634 from whitequark/cxxrtl-debug-wire-types

cxxrtl: add pass debug flag to show assigned wire types

Merge pull request #2633 from whitequark/cxxrtl-no-top

cxxrtl: don't crash on empty designs

cxxrtl: follow aliases to outlines when emitting $memrd.ADDR.

cxxrtl: add pass debug flag to show assigned wire types.

Refs #2543.

cxxrtl: don't crash on empty designs.

verilog: impose limit on maximum expression width

Designs with unreasonably wide expressions would previously get stuck
allocating memory forever.

Update command-reference-manual.tex

Update README

sv: support for parameters without default values

- Modules with a parameter without a default value will be automatically
  deferred until the hierarchy pass
- Allows for parameters without defaults as module items, rather than
  just int the `parameter_port_list`, despite being forbidden in the LRM
- Check for parameters without defaults that haven't been overriden
- Add location info to parameter/localparam declarations

Merge pull request #2620 from zachjs/port-int-types

verilog: fix sizing of ports with int types in module headers

verilog: fix sizing of ports with int types in module headers

Declaring the ports as standard module items already worked as expected.
This adds a missing usage of `checkRange()` so that headers such as
`module m(output integer x);` now work correctly.

Bump version

verilog: fix handling of nested ifdef directives

- track depth so we know whether to consider higher-level elsifs
- error on unmatched endif/elsif/else

Set aside extraneous tests in simple_abc9 test suite

New test cases on one branch may be automatically copied from simple/ to
simple_abc9/, causing failures when switching to another branch. This
updates the simple_abc9 script to set aside extraneous tests in a
non-destructive way.

Merge pull request #2523 from tomverbeure/define_synthesis

Add -nosynthesis flag for read_verilog command

Merge pull request #2524 from bkbncn/patch-1

Add boost-python3

Merge pull request #2617 from RobertBaruch/doc

RTLIL Documentation: switch in process is optional

Merge pull request #2615 from zachjs/genrtlil-conflict

genrtlil: improve name conflict error messaging

Merge pull request #2618 from zachjs/int-types

sv: extended support for integer types

sv: extended support for integer types

- Standard data declarations can now use any integer type
- Parameters and localparams can now use any integer type
- Function returns types can now use any integer type
- Fix `parameter logic`, `localparam reg`, etc. to be 1 bit (previously 32 bits)
- Added longint type (64 bits)
- Unified parser source for integer type widths