Bump version

Merge pull request #2502 from ldoolitt/master

passes/pmgen/pmgen.py: trivial change to remove C++ compiler warnings

Merge pull request #2501 from zachjs/genrtlil-tern-sign

genrtlil: fix mux2rtlil generated wire signedness

Merge pull request #2476 from zachjs/const-arg-width

Fix constants bound to single bit arguments (fixes #2383)

passes/pmgen/pmgen.py: trivial change to remove C++ compiler warnings

Verified that the result still builds and passes self-tests

genrtlil: fix mux2rtlil generated wire signedness

Bump version

Fix constants bound to single bit arguments (fixes #2383)

Merge pull request #2499 from whitequark/cxxrtl-fixes

cxxrtl: don't crash generating debug information for unused wires

cxxrtl: don't crash generating debug information for unused wires.

Merge pull request #2498 from StefanBruens/Fix_opt_lut

Fix use-after-free in LUT opt pass

Merge pull request #2497 from whitequark/cxxrtl-reflow

cxxrtl: completely rewrite netlist layout code

cxxrtl: split processes into sync and case nodes.

Similar to the treatment of black boxes, splitting processes into two
scheduling nodes adds sufficient freedom so that netlists with
well-behaved processes (e.g. those emitted by nMigen) can immediately
converge.

Because processes are not emitted into edge-triggered regions, this
approach has comparable performance to -O5 (without -noproc), which
is substantially slower than -O6.

kernel: undef Tcl macros interfering with cxxrtl.

cxxrtl: completely rewrite netlist layout code.

The exact shape of C++ code emitted by CXXRTL has a critical effect
on performance, both compile-time and runtime. CXXRTL's performance
greatly improved when it started localizing and inlining wires, not
only because this assists the optimizer and register allocator, but
also because inlining code into edge-triggered regions cuts the time
spent in eval() by at least a factor of two.

However, the logic of netlist layout has always been ad-hoc, fragile,
and very hard to understand and modify. After commit ece25a45, which
introduced outlining, the same logic started being applied to two
distinct netlists at once instead of one, which barely worked.

This commit does four major changes:
  * There is now a single unambiguous source of truth (per subgraph)
    for the layout of any emitted wire.
  * Netlist layout is now done entirely during analysis using well
    known graph algorithms; no graph operations happen when emitting.
  * Netlist layout now happens completely separately for eval() and
    debug_eval() subgraphs.
  * Unreachable (within subgraph scope) netlist nodes are now neither
    emitted nor considered for wire inlining decisions.
The netlist layout code should also now closely match the described
semantics.

As a part of this large cleanup, it includes many miscellaneous
improvements:
  * The "bare minimum" debug level introduced in commit dd6a761d was
    split into two levels; -g1 now emits debug information *only* for
    inputs and state wires, and -g2 now emits debug information for
    all public members. The old behavior matches -g2. This is done
    to avoid bloat on low optimization levels.
  * Debug aliases and inlined connections are now handled separately,
    and complex RHS never interferes with inlined connections.
  * Aliases to outlined wires now carry a pointer to the outline.
  * Cell sync outputs can now be emitted in debug_eval().
  * Black box debug information now includes comb/sync driver flags.
  * The comment emitted for inlined cells is now accurate.
  * Debug information statistics now has less noise.
  * Netlist layout code is now much better documented.

Due to more precise inlining decisions, unmodified (i.e. with no
Yosys script being used) netlists now have much more logic inlined
into edge-triggered regions. On Minerva SoC SRAM, this improves
runtime by 20-25% across compilers and optimization levels.

Due to more precise reachability analysis, much less C++ code is now
emitted, especially at the maximum debug level. On Minerva SoC SRAM,
this improves clang compile time by 30-50% depending on options.
gcc is not affected.

Fix use-after-free in LUT opt pass

RTLIL::Module::remove(Cell* cell) calls `delete cell`.

Any subsequent accesses of `cell` then causes undefined behavior.

Merge pull request #2479 from zachjs/const-arg-hint

Allow constant function calls in constant function arguments

Merge pull request #2491 from zachjs/port-bind-sign

Sign extend port connections where necessary

Bump version

cxxrtl: simplify logic choosing wire type. NFCI.

cxxrtl: clarify node use-def construction. NFCI.

cxxrtl: fix typo.

xilinx: Add some missing blackbox cells.

xilinx: Regenerate cells_xtra.v using Vivado 2020.2

Merge pull request #2496 from whitequark/cxxrtl-fixes

cxxrtl: various improvements

cxxrtl: speed up bit repeats (sign extends, etc).

On Minerva SoC SRAM, depending on the compiler, this change improves
overall time by 4-7%.

cxxrtl: speed up commits on clang.

On Minerva SoC SRAM compiled with clang-11, this change cuts commit
time in half (!) and overall time by 20%. When compiled with gcc-10,
there is no difference.

cxxrtl: use `static inline` instead of `inline` in the C API.

In C, non-static inline functions require an implementation elsewhere
(even though the body is right there in the header). It is basically
never desirable to use those as opposed to static inline ones.

Bump version

Merge pull request #2487 from whitequark/cxxrtl-outlining

CXXRTL: implement zero-cost full coverage debug information through the magic✨ of outlining🪄🎀🧹

Sign extend port connections where necessary

- Signed cell outputs are sign extended when bound to larger wires
- Signed connections are sign extended when bound to larger cell inputs
- Sign extension is performed in hierarchy and flatten phases
- genrtlil indirects signed constants through signed wires
- Other phases producing RTLIL may need to be updated to preserve
  signedness information
- Resolves #1418
- Resolves #2265

Bump version

xilinx: Add FDDRCPE and FDDRRSE blackbox cells.

These are necessary primitives for proper DDR support on Virtex 2 and
Spartan 3.

cxxrtl: print names of cells inlined in connections.

cxxrtl: disable optimization of debug_items().

Implementing outlining has greatly increased the amount of debug
information in a typical build, and consequently exposed performance
issues in C++ compilers, which are similar for both GCC and Clang;
the compile time of Minerva SoC SRAM increased almost twofold.

Although one would expect the slowdown to be caused by the increased
use of templates in `debug_eval()`, it is actually almost entirely
attributable to optimizations and codegen for `debug_items()`.

Fortunately, it is neither possible nor desirable to optimize
`debug_items()`: in most cases it is called exactly once, and its
body is a linear sequence of calls with unique arguments.

This commit turns off optimizations for `debug_items()` on GCC and
Clang, improving -Os compile time of Minerva SoC SRAM by ~40% (!)

cxxrtl: make alias analysis outlining-aware.

Before this commit, if a sequence of wires assigned in a chain would
terminate on a cell, none of the wires would get marked as aliases,
and typically all of the public wires would get outlined. The reason
for this behavior is that alias analysis predates outlining and in
fact runs before it.

After this commit, alias analysis runs after outlining and considers
outlined wires valid aliasees. More importantly, if the chained wires
contain any valid aliasees, then all of the wires are aliased to
the one that is topologically deepest.

Aliased wires incur virtually no overhead for the VCD writer, unlike
outlined wires that would otherwise take their place. On Minerva SoC
SRAM, size of the full VCD dump is reduced by ~65%, and throughput
is increased by ~55%.

Bump version

timinginfo: Error instead of segfault on const signals.

Reported by @Ravenslofty

cxxrtl: add a "bare minimum" debug information level.

Useful to reduce overhead when no debug capabilities are necessary
except for access to design state.

cxxrtl: implement debug information outlining.

Aggressive wire localization and inlining is necessary for CXXRTL to
achieve high performance. However, that comes with a cost: reduced
debug information coverage. Previously, as a workaround, the `-Og`
option could have been used to guarantee complete coverage, at a cost
of a significant performance penalty.

This commit introduces debug information outlining. The main eval()
function is compiled with the user-specified optimization settings.
In tandem, an auxiliary debug_eval() function, compiled from the same
netlist, can be used to reconstruct the values of localized/inlined
signals on demand. To the extent that it is possible, debug_eval()
reuses the results of computations performed by eval(), only filling
in the missing values.

Benchmarking a representative design (Minerva SoC SRAM) shows that:
  * Switching from `-O4`/`-Og` to `-O6` reduces runtime by ~40%.
  * Switching from `-g1` to `-g2`, both used with `-O6`, increases
    compile time by ~25%.
  * Although `-g2` increases the resident size of generated modules,
    this has no effect on runtime.

Because the impact of `-g2` is minimal and the benefits of having
unconditional 100% debug information coverage (and the performance
improvement as well) are major, this commit removes `-Og` and changes
the defaults to `-O6 -g2`.

We'll have our cake and eat it too!

cxxrtl: rename "elision" to "inlining". NFC.

"Elision" in this context is an unusual and not very descriptive term
whereas "inlining" is common and straightforward. Also, introducing
"inlining" makes it easier to introduce its dual under the obvious
name "outlining".

cxxrtl: fix outdated comment. NFC.

cxxrtl: use IdString::isPublic(). NFC.

Bump version

kernel: make IdString::isPublic() const.

Merge pull request #2485 from whitequark/cxxrtl-cell-input-buffering

cxxrtl: don't overwrite buffered inputs

cxxrtl: don't overwrite buffered inputs.

Before this commit, a cell's input was always assigned like:

    p_cell.p_input = (value...);

If `p_input` is buffered (e.g. if the design is built at -O0), this
is not correct. (In practice, this breaks clocking.) Unfortunately,
the incorrect design was compiled without diagnostics because wire<>
was move-assignable and also implicitly constructible from value<>.

After this commit, cell inputs are no longer incorrectly assumed to
always be unbuffered, and wires are not assignable from values.

Bump version

Merge pull request #2483 from YosysHQ/pmgen_nice_error

Return nice error in pmgen generated code, fixes #2482

Return nice error in pmgen generated code, fixes #2482

Bump version

Merge pull request #2478 from whitequark/improve-bugpoint

bugpoint: various improvements

Allow constant function calls in constant function arguments

bugpoint: add -wires option.

bugpoint: try to remove whole processes first.

bugpoint: accept quoted strings in -grep.

bugpoint: add -command option.

Bump version

Merge pull request #2470 from whitequark/cxxrtl-create_at

cxxrtl: allow customizing the root module path in the C API

cxxrtl: allow customizing the root module path in the C API.

Bump version

Merge pull request #2468 from whitequark/cxxrtl-assert

cxxrtl: use CXXRTL_ASSERT for RTL contract violations instead of assert

Merge pull request #2469 from whitequark/cxxrtl-no-clk

cxxrtl: fix crashes caused by a floating or constant clock input

Merge pull request #2466 from whitequark/cxxrtl-reset

cxxrtl: provide a way to perform unobtrusive power-on reset

Merge pull request #2456 from Zottel/master

Return correct modname when found in cache.

Merge pull request #2455 from gsomlo/gls-fedpkg-fixes

Fixes for building Fedora distro RPMs of yosys

Merge pull request #2467 from YosysHQ/dave/nexus-carry-fix

nexus: More efficient CO mapping

cxxrtl: fix crashes caused by a floating or constant clock input.

E.g. in:

    module test;
        wire clk = 0;
        reg data;
        always @(posedge clk)
            data <= 0;
    endmodule

Merge pull request #2446 from RobertBaruch/rtlil_format

Adds appendix on RTLIL text format

cxxrtl: use CXXRTL_ASSERT for RTL contract violations instead of assert.

RTL contract violations and C++ contract violations are different:
the former depend on the netlist and will never violate memory safety
whereas the latter may. When loading a CXXRTL simulation into another
process, RTL contract violations should generally not crash it, while
C++ contract violations should.

nexus: More efficient CO mapping

Signed-off-by: David Shah <dave@ds0.me>

Bump required Verific version

cxxrtl: provide a way to perform unobtrusive power-on reset.

Although it is always possible to destroy and recreate the design to
simulate a power-on reset, this has two drawbacks:
  * Black boxes are also destroyed and recreated, which causes them
    to reacquire their resources, which might be costly and/or erase
    important state.
  * Pointers into the design are invalidated and have to be acquired
    again, which is costly and might be very inconvenient if they are
    captured elsewhere (especially through the C API).

Bump version

Merge pull request #2463 from georgerennie/fix_verilog_frontend_auto_defines

Fix SYNTHESIS always being defined in Verilog frontend

Merge pull request #2460 from pepijndevos/simple-gowin

add -noalu and -json option for apicula

Fix SYNTHESIS always being defined in Verilog frontend

add -noalu and -json option for apicula

Return correct modname when found in cache.

fixup over commit 829b5cca to re-enable ABCEXTERNAL support

Add #include needed to build with gcc-11

Suggested by Jeff Law <law@redhat.com>

Bump version

Merge pull request #2452 from whitequark/rtlil-remove-dot-identifiers

rtlil: remove dotted identifiers

Further juggles the wording of "character".

Clarifies how character encodings work.

Merge pull request #2453 from YosysHQ/mmicko/verilog_assignments

Generate only simple assignments in verilog backend

Clarifies whitespace and eol.

Cleans up doublequotes

Clarifies use of integers, and character set.

Add verilog backend option for simple_lhs

Clarifies processes, corrects some attributes

rtlil: remove dotted identifiers.

No one knows where they came from and they never did anything useful.

generate only simple assignments in verilog backend

Merge pull request #2133 from dh73/nodev_head

Adding latch tests for shift&mask AST dynamic part-select enhancements

Refactors for attributes.

Merge pull request #2442 from cr1901/sccache

Makefile: Add disabled-by-default ENABLE_SCCACHE config option.

Merge pull request #2450 from nitz/sim-vcd-filename

Add rewrite_filename for sim -vcd argument.

Makefile: Update ABCREV to bring in sccache fixes.

Bump version

Cleans up some descriptions and syntax

Now all rules ending in "-stmt" end in eol.