soc/interconnect/stream: set packetized to True by default (we are going to remove this parameter)

soc/integration/builder: remove use of symlinks (simply use make -C dst_dir -f src_dir/Makefile, thanks robert)

soc/tools/litex_term: continue cleanup

soc/tools/litex_term: continue cleanup

soc/tools/litex_term: continue cleanup

soc/tools/litex_term: remove write_exact, use more bytes

soc/tools/litex_term: remove character function

soc/tools/litex_term: replace get_file_data with f.read()

soc/tools/remove: fix import

build/xilinx: cleanup Vivado/ISE special_overrides

soc/integration/soc_core: instanciate wishbone/csr/interrupts only if we have at least a wishbone master

gen/build: use verilog 2001-style synthesis attributes for vivado (will need rework)

soc/interconnect/stream: fix merge issue (missing params connect)

soc/tools/litex_term: also rename inside file

soc/tools: rename to litex_term, litex_server, litex_client

soc/tools/remove_server: cleanup

soc/tools/flterm: get rid of serial.tools.miniterm import and fix echo on linux

soc/integration: return vns with soc and builder

soc/software/bios/main: add capability to configure TEST_USER_ABORT_DELAY

soc/software/bios/main: give priority to romboot over serialboot/netboot

boards/targets: change mode (add +x)

soc/tools/remove/server: avoid closing server when client closes connection

some cleanup
- remove Sink/Source connect specialization.
- remove use of Record.connect
- use sink/source on Buffer

soc/tools/remove/client: set socket timeout to 5s

soc/interconnect/stream: expose Endpoint

build/xilinx/vivado: use build_name as top in synth_design

soc/software/libnet: add debug defines on microudp

soc/integration/builder: move csr_csv generation outside of generate include

we mostly use csr_csv for designs without CPU

build/sim/verilator: add toolchain_path parameter

build: pass build_name to get_verilog (same name for top module and top level file)

gen/fhdl/verilog: add regular comb parameter to allow implementation of simulation code (for icarus)

We will remove that when we will be using new migen simulator

boards/nexys_video: use ethernet constraints similar to kc705

boards/targets: add default rom/ram configuration for arty

boards/targets: add nexys_video

boards/plaforms: fix  IOStandard of eth_rst_n

boards/platforms: add cpu_reset to nexys_video and some fixes around DDR3

boards/platforms: add hdmi_in/hdmi_out/ethernet/dram to nexys_video

boards/platforms: add nexys_video (basic)

gen/build: use name_override for all IOs defined in Platform file (avoid random naming of IOs)

build: ensure we return to working directory after building

soc/interconnect/stream: improve Pipeline to allow passing endpoints

soc/interconnect/stream_packet: add check of field's width vs signal's width in Header.get_field

boards: add new digilent arty

soc/integration: allow using builder with soc.cpu_type == None

soc/interconnect/stream_packet: fix Counter removing

soc/tools/remote/csr_builder: manage memory regions and some fixes on CSRRegister

soc/integration/builder: export constants and memory_regions with csr_csv

soc/tools/remote/client: make csr_csv parameter optional and default value to None

soc/software/boot: add #ifndef on LOCALIP and REMOTEIP to allow definition in the SoC with add_constant

build/generic_platform: add support for int parameter for Pins (useful for core generation)

soc/tools/remote/server: add --debug parameter

soc/tools/remoter/server: fix exit on KeyboardInterrupt

soc/tools/remoter/server: add some printfs

soc/tools/remote: add comm_pcie and comm_udp (to be tested)

soc/tools/remote: small cleanup and remove csr_data_width from server side

soc/tools: initialize wishbone remote control (for now only uart)

soc/cores/uart remove software (will be re-written and will move to soc/tools)

soc/interconnect/stream_packet: remove Counter

soc/interconnect/wishbonebridge: remove Counter

build: remove edif support

gen/fhdl/verilog: remove asic_syntax and expose reg_initialization, dummy_signal and blocking_assign

soc/interconnect/stream/SyncFIFO: expose fifo level

soc/integration/cpu_interface: add bases, constants and memories output to csv files

soc/cores/uart: add UARTWishboneBridgeDriver software

soc/interconnect/stream: add Cast and others small fixes

soc/integration/builder: only copy Makefiles when not using symlinks

soc/cores: remove liteeth_mini and use liteeth

add TODOs

fix soc/integration/soc_core.py

soc/interconnect: add stream_sim

soc/interconnect: rename packet to stream_packet

doc: update logo

for now use our fork of migen (to be able to simulate our designs)

litex/gen: reintegrate migen with modifications to be able to simulate with vpi until all missing features of the new simulator are implemented

soc/interconnect/stream: add BufferizeEndpoints

soc/interconnect/stream: add Pipeline

soc/interconnect/stream: reintroduce params

soc/interconnect: add packet

soc/interconnect: add wishbonebridge and uart bridge

soc/interconnect/stream: reintroduce PipelinedActor/Buffer

soc/integration/soc_core: add support for SoCs without CPU

README: update

boards/targets: remove papilio_pro/pipistrello

soc/integration/builder: add use_symlinks parameter and desactivate symlinks by default

On windows machines, console need to be run as Administrator to create symlinks which is bit painful.

boards/targets/sim: add ethernet support

soc/cores/liteeth_mini: add phy model for verilator simulation

soc/cores: reintroduce liteeth_mini (until we switch to liteeth)

doc: add logo

add LICENSE, update copyrights, add Migen install instructions

soc/software/bios/sdram: split memtest and allow external #define of memtest sizes

avoid forking migen, we will add custom modules in litex/gen but will use upstream migen for common modules

soc: merge with misoc 3fcc4f116c3292020cb811d179e45ae45990101b

changes:
-software/bios: remove dataflow
-cores/identifier: replace with user-defined string
-interconnect/CSRBankArray: support read-only mappings
-targets: Added Numato Mimas V2 target
-Our libunwind changes were merged upstream.
-wishbone: update TODO
-replace Counter in Converters
-Fix CSRBankArray
-flterm: properly exit on ^C.

boards/targets/sim: get SDRAM working in simulation with sdram/model

soc/software: remove memtest (should be re-written)

soc/sofware: remove libdyld

soc/software: remove libunwind

litex/build/xilinx/programmer: remove UrJTAG and Adept

README: update

litex: get verilator simulation working and add sim target as example

litex: reorganize things, first work working version