Forgot to change the index.

--HG--
extra : convert_revision : 5a444e635d20bcca445a10e43592b6c10d25e879

Make the IPRs use regular miscreg indexes, and make a table or two to find the miscreg index of a specific IPR.

--HG--
extra : convert_revision : dd235261e7086d6667b1b2bdc4a81b2573e21d53

Missed a few instances of this function.

--HG--
extra : convert_revision : 581f97dafc2b30bd5067f6ff7f9cdbabc6890622

Get rid of old, commented out code.

--HG--
extra : convert_revision : 46e9f26917efab642b80ea9e4303ec95d43d935e

Move IntrFlag into the MiscRegFile and get rid of specialized accessor functions.

--HG--
extra : convert_revision : e0d12a150b01d05de9bc02bcbc7c22797975a5b9

Put the Alpha tlb stuff into the AlphaISA namespace, and give the classes more neutral names.

--HG--
extra : convert_revision : 702c715b7516a16602172deb1b78d6a7ab848fd4

Delete obsolete directories: src/oldmem, src/mem/timing, src/mem/NOTES.

--HG--
extra : convert_revision : 948b4aaf484f7f7c2fce16201cd51ecb111af7d4

FSConfig.py:
Accidentally committed this last time

configs/common/FSConfig.py:
    Accidentally committed this last time

--HG--
extra : convert_revision : 32d49c17c661b57a9aa9c3b057258f6e037ba745

se.py, fs.py:
import Caches
Simulation.py:
Fix typo - L2Cache --> L1Cache

configs/common/Simulation.py:
    Fix typo - L2Cache --> L1Cache
configs/example/fs.py:
configs/example/se.py:
    import Caches

--HG--
extra : convert_revision : 4292225b322c069665262eab7c83b5341844fba0

ensure that there is a "/" between the cptdir and the cpt.%d.

--HG--
extra : convert_revision : 9aed7c3aecad10b039f3cfb26e04a7950be6bed1

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : 836fcb45f399ed4f860be2d0bfe2ac4709bfe2ef

decouple the switch option from the warmup period option - parsing was confused otherwise, oops.

--HG--
extra : convert_revision : 951fc664c59363df5f5e026aa791d83c26f050ec

Use some python os.path stuff to make it more flexible where we can execute this script from.

--HG--
extra : convert_revision : a76861a0f2669a7cd3bf3a34177739c69a913545

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : ce5f394a4a62f7452b9631763425f65b911387bb

add some comments and make the warmup period in a switchover parameterizable.

configs/common/Options.py:
    make the warmup period in a standard switch part of the option.
configs/common/Simulation.py:
    add some comments and also make the warmup period an option.

--HG--
extra : convert_revision : 0fa587291b97ff87c3b3a617e7359ac6d9bed7a5

An attempt to serialize the state of the micro code mechanism in the simple cpu.

src/cpu/simple/base.cc:
    Make a microcoded op start at the current micropc, rather than starting at 0.
src/cpu/thread_state.cc:
    Serialize the microPC and nextMicroPC

--HG--
extra : convert_revision : 5302215f17312ecef3ff4c6548acb05297ee4ff6

Move the mem classes into util.isa so that multiple inheritance can be used in the future for micro insts.

--HG--
extra : convert_revision : c71faa5e43b56ed15d00ed5fd57c020d1c845445

Fix when the IsDelayedCommit flag is set.

--HG--
extra : convert_revision : ab6cd69f82b2013d66a91beaa3e39d8f417a9251

Bring casa and casxa up to date

src/arch/sparc/isa/decoder.isa:
    Fix up the casa and casxa instructions.
src/arch/sparc/isa/formats/formats.isa:
    This is handled in loadstore.isa now
src/arch/sparc/isa/formats/mem/basicmem.isa:
src/arch/sparc/isa/formats/mem/blockmem.isa:
    Renamed doSplitExecute to doDualSplitExecute. This differentiates between the version that does both a register and immediate version, and one that just does a register version.
src/arch/sparc/isa/formats/mem/mem.isa:
    The cas format is handled in loadstore.isa as well now.
src/arch/sparc/isa/formats/mem/util.isa:
    Reorganized things a bit to better support cas

--HG--
extra : convert_revision : 12411e89e763287e52f9825bf7a417b263c1037f

Fixed ldstub to use the right format, and made the load/store operations use the integer microcode register.

--HG--
extra : convert_revision : 7df5bd4bbe8a2607c7d2b4799826831d6a440926

Add an integer microcode register.

--HG--
extra : convert_revision : f23dbfdfe44e8e6cdd6948000669ad4f743b9fb4

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : df73fd850d6638cbce6ff31203857f51235b8763

remove intel nic from SConscript

--HG--
extra : convert_revision : b01bb258c97cf42d46a94faedab31726623fe437

This one really needs to be arch/faults.hh

--HG--
extra : convert_revision : aad1ee04ade9f4394c9ef0386f23d6f2ca373412

Include the right version of faults.hh

--HG--
extra : convert_revision : 4762b8ab46ac755726cc658a378c2cf5b2061dc3

Merge zizzer.eecs.umich.edu:/bk/newmem
into  zeep.eecs.umich.edu:/home/gblack/m5/newmem

--HG--
extra : convert_revision : 9883fb35fd9c36e1819153f9976f8bdc73dbe8f3

One last adjustment to get rid of skew in the simple atomic cpu.

--HG--
extra : convert_revision : 8e46929ed7da5dae6888f773de4e1ecc9b249fe0

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

configs/example/fs.py:
configs/example/se.py:
    hand merge

--HG--
extra : convert_revision : 13d248add87ac373d2653bb42adf4ac065f75ce3

factor out common run code from se.py and fs.py.

configs/example/fs.py:
    factor out common code.
configs/example/se.py:
    factor out common code

--HG--
extra : convert_revision : 72a1f653c84eae1b7d281e0a5e60ee116ad6b27d

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : b8b8a4428b2462d2df600e2ec7a9014a08246df8

add packet_access.hh

--HG--
extra : convert_revision : 7fe4958549101fca9613baa4a317d96f4970d432

A more complete attempt to fix the clock skew.

--HG--
extra : convert_revision : b2d505de51fc5fcae5177b2a13140729474e249e

Potential fix to clock skew problem.

--HG--
extra : convert_revision : 51572523190a886fd0ff64817edc88e260c5fa9d

Merge zizzer.eecs.umich.edu:/bk/newmem
into  zeep.eecs.umich.edu:/home/gblack/m5/newmem

--HG--
extra : convert_revision : ec35a9276ae21e0b9fe820bd700c020e4440a350

Update stats for fill/spill handlers

--HG--
extra : convert_revision : 2ed2e868ccbb3316f84ea691497d2e0dd4ec2416

Got rid of some outdated comments.

--HG--
extra : convert_revision : 30fa768c4a934cf5f9dc0ad84e0e421327ccbed3

Made the regfile compatible with the new definitions in MiscRegFile

--HG--
extra : convert_revision : d63ea6fb1e549e737204ee6653c06f89ec5e43ef

Clean up MiscRegFile

--HG--
extra : convert_revision : 3bc792596c99df3a5c2c82da58b801a63ccf6ddb

Reorganized the MiscRegFile

--HG--
extra : convert_revision : 088112c9b8a4ea09c8015da5a0b65ed2fc9398d2

Cleaned up the decoder slightly.

--HG--
extra : convert_revision : a7050aa8768c132f0161f00ba17ae02d71f0b829

Added a few functions to stuff values into bitfields in an instruction.

--HG--
extra : convert_revision : 507d7e13fd6276acf36b75eba31dff5e8080113f

Changed the number of register windows to be more realistic.

--HG--
extra : convert_revision : ae557307f377b19bae82226dafa8b4b2654cae52

Got rid of some debug output

--HG--
extra : convert_revision : 6e98cf839dc92bde5f06f9b9bf11ca6ac661c907

Change the default function from setMiscRegWithEffect to setMiscReg

--HG--
extra : convert_revision : bedf422d51a52b009390b1e94f5330f752be2b87

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/clean

--HG--
extra : convert_revision : cb3f718bdcbd52540747a2696fb37bb4fcfe27a3

se.py:
make the same os.getcwd fix ali made in fs.py, make connectMemPorts occur after caches are created.

configs/example/se.py:
    make the same os.getcwd fix ali made in fs.py, make connectMemPorts occur after caches are created.

--HG--
extra : convert_revision : 9760ae073d97cd62d3e44f10199d31cce79d4a1d

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : 473901bcd44bd2c563a3293d7326cd5aed8b630f

Fix simple timing port keep a list of all packets, have only one event, and scan all packets on a functional access.

--HG--
extra : convert_revision : c735a6408443b5cc90d1c1841c7aeb61e02ec6ae

Fixed the priv instruction format.

src/arch/sparc/isa/formats/priv.isa:
    Fix the priv format so that it uses isa_parser operands rather than accessing the registers directly in checkCode. Also, the expressions needed to be negated.
src/arch/sparc/isa/operands.isa:
    Added an Hpstate operand, and adjusted the numbering.

--HG--
extra : convert_revision : 4a70862df061aa9e1b9eab125c4c2fc839ac3b5a

Implemented the saved and restored instructions, fixed up register window instructions so that the cwp is modified at the correct time (when handling the fault), and fixed the "done" instruction.

--HG--
extra : convert_revision : 3c9144422f087af1d375782cce1c9b77ca7936c9

Fixed the bitfield FCN to include the right bits.

--HG--
extra : convert_revision : 040beb4dd982784773c3c3ad04cc48c2dc98b58c

Implemented the SPARC fill and spill handlers.

src/arch/sparc/faults.cc:
src/arch/sparc/faults.hh:
    Added a function to do normal SPARC trap processing, and implemented the spill and fill faults for SE
src/arch/sparc/process.cc:
src/arch/sparc/process.hh:
    Added fill and spill handlers which are stuffed into the processes address space. The location of these handlers are stored in fillStart and spillStart.

--HG--
extra : convert_revision : 59adb96570cce86f373fbc2c3e4c05abe1742d3b

Fix fixPacket functionality to calculate sizes properly

src/mem/packet.cc:
    Copy size is calculated by END-BEGIN not BEGIN-END

--HG--
extra : convert_revision : 0e2725c5551f8f70ff05cb285e0822afc0bb3f87

Replace the Alpha No op with a SPARC one.

--HG--
extra : convert_revision : bed03e63dc80bf24f21bad08e6553d7aab92c7b3

Fix fs.py. Lisa did you test this? Is there some wierd python version thing?

--HG--
extra : convert_revision : 6df5f90d5b66e7af27d4f524744b9dc3c703a588

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : 4db140e6e8408b3ed39da327515b8e88a2701e6b

Add more traceflags for ethernet

--HG--
extra : convert_revision : a5025f501d72626d1bcb4dcc24ee353ceb160ce7

Merge zizzer.eecs.umich.edu:/z/m5/Bitkeeper/newmem
into  zizzer.eecs.umich.edu:/z/stever/bk/newmem-head

--HG--
extra : convert_revision : a077304e608753f50f4a12216901d156469eebe4

warmup of 1B cpu cycles.

configs/example/fs.py:
configs/example/se.py:
    warm up of 1B CPU cycles

--HG--
extra : convert_revision : 0f3263f466fde4cd86e0663930e83617a6b3faad

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : bb58679e101570d50c040519fb08ffbabfee7416

get rid of the "resume" step at the end of changeToTiming/Atomic because this will cause an assertion when you do the CPU switch.  instead, push the responsibility of the resume upwards towards the user - documented in se.py and fs.py so it should be ok.

--HG--
extra : convert_revision : 7530cf140844e18cc26df80057f8760f29ec952b

make this parallel to the other cpu types so that resume works correctly.

--HG--
extra : convert_revision : 3c165af27ea0e6c7f2a17819c1717d8900f54cc1

make a lot of the same changes as to fs.py for checkpointing.

1) rearrange the options to be in a nice logical order
2) add an option for what i call "standard switch", which is from simple->timing->detailed
3) make checkpointing code such that checkpoints taken from the command line override checkpoint instructions compiled into binaries.
4) add an option for maximum number of checkpoints - simulation will stop at max or maxtick, whichever is first

--HG--
extra : convert_revision : 8d905e1b297ae664d60f8c8ba48b2aac25437fc6

changes regarding fs.py

1) rearrange the options to be in a nice logical order
2) add an option for what i call "standard switch", which is from simple->timing->detailed
3) change the client/server naming system to testsys/drivesys
4) make checkpointing code such that checkpoints taken from the command line override checkpoint instructions compiled into binaries.
5) add an option for maximum number of checkpoints - simulation will stop at max or maxtick, whichever is first

doesn't fully work because of a caching issue, but the python side of things i think should work - the counterpart of se.py does work.
i think i should factor out a lot of the common code in both, but i'll do that after this checkin, just to get this in the tree.

configs/example/fs.py:
    1) rearrange the options to be in a nice logical order
    2) add an option for what i call "standard switch", which is from simple->timing->detailed
    3) change the client/server naming system to testsys/drivesys
    4) make checkpointing code such that checkpoints taken from the command line override checkpoint instructions compiled into binaries.
    5) add an option for maximum number of checkpoints - simulation will stop at max or maxtick, whichever is first

--HG--
extra : convert_revision : 078e22800ff83f6e950bf5cc6fb16a98320e7c51

Minor compile fix. Not sure why this is broken.

--HG--
extra : convert_revision : 6f181b15f37114ca0a3965cabcb2036bd2f97916

Move around more SPARC memory code, and make block memory operations work with the timing cpu

--HG--
extra : convert_revision : 37358504c4d05d78d08c19ba3d0c99d38c4babf5

Merge zizzer.eecs.umich.edu:/bk/newmem
into  zeep.eecs.umich.edu:/home/gblack/m5/newmem

--HG--
extra : convert_revision : cb15101d24ef2969e1819d6bdeeb2dd1f23f02d1

Add reference outputs for SPARC on the atomic timing cpu model

--HG--
extra : convert_revision : b64ff7c05504da6112631baaae8f0d927469e16f

Broke Load/Store instructions into microcode, and partially refactored memory operations in the SPARC ISA description.

--HG--
rename : src/arch/sparc/isa/formats.isa => src/arch/sparc/isa/formats/formats.isa
rename : src/arch/sparc/isa/formats/mem.isa => src/arch/sparc/isa/formats/mem/basicmem.isa
rename : src/arch/sparc/isa/formats/blockmem.isa => src/arch/sparc/isa/formats/mem/blockmem.isa
rename : src/arch/sparc/isa/formats/mem.isa => src/arch/sparc/isa/formats/mem/mem.isa
extra : convert_revision : dbbb00f997a102871b084b209b9fa08c5e1853ee

Don't let interupts interupt microcode at undesired points.

--HG--
extra : convert_revision : a8ddc6b213b1a1b0d9c5cd194b88ac0c6bfb2a21

Files in base shouldn't depend on things in sim. Changed "sim/host.hh" to <inttypes.hh>

--HG--
extra : convert_revision : c1e46c012a26cdb0603416f8e8a99e0ecb1c09bc

Start making memory ops work with InitiateAcc and CompleteAcc, and some minor cleanups

--HG--
extra : convert_revision : 178a8c5d0506c75ad7a7e8d691c8863235ed7e95

Change the default constructors to take ExtMachInsts rather than regular MachInsts

--HG--
extra : convert_revision : 8fa34f82e0cbf5ce81775d572b182826c578581f

Clean up cache DPRINTFs

--HG--
extra : convert_revision : f836e77efd40e25259d7794dd148696586b79a09

s/pktuest/request/ (all in comments)

--HG--
extra : convert_revision : 7ce779242a15245a20322c0b6c40d02c8ddd15ad

Add DPRINTF for non-timed quiesce.

--HG--
extra : convert_revision : 5487f4fc07dbea6e5a651c104ea1d2fe864fb057

Add mutex test to Benchmarks.py.

--HG--
extra : convert_revision : 9b4f1ce9a181ac5a01e5b6a68067079969dfe9ce

Another missing case in a switch (like Nate's earlier fix).

--HG--
extra : convert_revision : b2f195c29861a09e9dd99aefcf4a173be2f8c97c

Have tracediff print warning if no traceflags are set.
Elaborate on description a bit.

--HG--
extra : convert_revision : 2649961b53d6fb2774ddfb60219415ae4251db2d

Small bug fixes for timing LL/SC.  Better now but
not necessarily 100% there yet.

src/mem/cache/cache_impl.hh:
    Generate response packet on failed store conditional.
src/mem/packet.hh:
    Clear packet flags when reinitializing.
    (SATISFIED in particular is one we don't want to leave set.)

--HG--
extra : convert_revision : 29207c8a09afcbce43f41c480ad0c1b21d47454f

Add Quiesce trace flag to track CPU quiesce/wakeup events.

--HG--
extra : convert_revision : 23be99d0fe6e2184523efe5d9e0a1ac7bf19d087

Just give up if a store conditional misses completely
in the cache (don't treat as normal write miss).

--HG--
extra : convert_revision : c030eb6ba25318cae422e4da31e3b802049c8c74

Fix formatting that got screwed up when tabs were removed.

--HG--
extra : convert_revision : 98596542a5774fe010e25632836ce92b66779f53

Refactor coherence state table initialization.

--HG--
extra : convert_revision : eb36dd2cc1463e5076f4758a59cf68cc6b2bafc5

Merge vm1.(none):/home/stever/bk/newmem-head
into  vm1.(none):/home/stever/bk/newmem-llsc

--HG--
extra : convert_revision : 157d07cc56e8ea68741d1b8536a9856488cb4a69

Get rid of unused handleTargets() function.

--HG--
extra : convert_revision : 90032c3831d10e98c6453cd6144f9c00b9f97219

Tweak a few things for better page fault debugging.

src/sim/faults.cc:
    Fix fault message.
src/kern/tru64/tru64.hh:
    Add DPRINTF to see where new thread stacks are allocated.
src/arch/alpha/faults.cc:
    Add print statement so we know what the faulting address is in SE mode.

--HG--
extra : convert_revision : 6eb2b513c339496a0d013b7e914953a0a066c12d

Updated to work with new command line argument ordering.
Note that command line syntax has totally changed as a result.
See comments for more details.

--HG--
extra : convert_revision : bdb6e27abd2da83c7468dfe2a95e8bf54757ac6c

Merge zizzer.eecs.umich.edu:/bk/newmem
into  iceaxe.:/Volumes/work/research/m5/incoming

--HG--
extra : convert_revision : c9153e5dca1d1f46a34770c645761d7b0419e8ce

Missing case

--HG--
extra : convert_revision : 128896dd1a654fe9a02e2c07ef6ce6799b62f21f

Add some default options, point it to the /dist version of the splash benchmarks

--HG--
extra : convert_revision : cd3b4f395b360d646b8b60464768eaad0fd110a4

Merge zizzer:/bk/newmem
into  zazzer.eecs.umich.edu:/z/rdreslin/m5bk/newmemcleanest

--HG--
extra : convert_revision : 4678ce5fb0dc29a28d9cd21e687f9cee967d21fa

Clean up splash2 so it works in v2.0

configs/splash2/run.py:
    Update the splash2 file

--HG--
extra : convert_revision : b57ef1ab4b8fd1eaf281358db623b7581b96546b

Merge zizzer.eecs.umich.edu:/bk/newmem
into  zeep.eecs.umich.edu:/home/gblack/m5/newmem

--HG--
extra : convert_revision : 2711fec2bf72801999b060e65f0bf744c18734fb

Construct a correct value of PYTHONHOME from the interpreter
running SCons, make it into a sticky option that can be
overridden at build time, and set it up before the interpreter
is started.  Also, fix the code that turns sticky options into
config/*.hh so that it works with types other than bool.

--HG--
extra : convert_revision : 602398b35d4da4e813f78865678ed348fdea7270

Give physical memory some latency to stress the system

--HG--
extra : convert_revision : 3ca32ff9140770d0774cac5e82807a0574db09dd

Add a config file in the example with the memtester and some parser options.

--HG--
extra : convert_revision : e70ccc3de4f7a3ae20ff9ec672853ee1555ed41b

Get rid of a variable put back by merge.

--HG--
extra : convert_revision : 5ddb6ae5d5412f062c07c16a27b79483430b5f22

Merge zizzer:/bk/newmem
into  zazzer.eecs.umich.edu:/z/rdreslin/m5bk/newmemcleanest

src/mem/tport.cc:
    Merge PacketPtr changes

--HG--
extra : convert_revision : 0329c5803a3df67af3dda89bd9d4753fd1a286d1

Use fixPacket function everywhere.
Fix fixPacket assert function.
Stop timing port from forwarding the request if a response was found in its queue on a read.

src/cpu/memtest/memtest.cc:
src/cpu/memtest/memtest.hh:
src/python/m5/objects/MemTest.py:
    Add parameter to configure what percentage of mem accesses are functional
src/mem/cache/base_cache.cc:
src/mem/cache/cache_impl.hh:
    Use fix Packet function
src/mem/packet.cc:
    Fix an assert that was checking the wrong thing
src/mem/tport.cc:
    Properly detect if we need to do the access to the functional device

--HG--
extra : convert_revision : 447cc1a9a65ddd2a41e937fb09dc0e7c74e9c75e