switch off XER.so reading on "setvl.", it makes no sense
https://bugs.libre-soc.org/show_bug.cgi?id=914

Revert "support assembling svp64 instructions with custom suffixes, like sv.maxu"

This reverts commit 0e80cab3b809d432354ca05464e95dc53db11b64.

"sv.ffmadds." is inserted as a 32-bit operation instead of as a ".long"
"sv.ffmadds" on the other hand is correctly converted to ".long"

add two instructions demoing broken commit  0e80cab3b809d43

fix issue with cpython 3.7

svp64_utf_8_validation.py works!

support assembling svp64 instructions with custom suffixes, like sv.maxu

allow tests to pass None in order to not have to match so, ca, and ov

log memory in a more fancy format, like hexdump -C

stop printing log silence state

initialise overflow to zero in setvl, unconditionally.
add two new CTR-mode/Rc=1 setvl. tests, to confirm that overflow
does/does-not occur correctly when CTR is used as input to set VL

sigh, update setvl tests, to spec, and ISACaller
https://libre-soc.org/openpower/sv/setvl/
see Rc=1 section: it is possible to have Rc=1, RT=0, RA!=0 which
means "set VL but do not set RT" which *still* requires that Rc=1
be updated - not from RT but from VL

add setvl unit tests for overflow condition.
TODO, update spec to match: when VL attempted to be set > MAXVL

put back overflow in setvl, TODO actually set an overflow variable

okaaaay, long story. using GPR(_RT) <- something will *not* get
detected by parser.py as an output register.  therefore, the modified
registers were (SVSTATE, CTR) *not* (RT, SVSTATE, CTR).
this resulted in *SVSTATE* being tested for Rc=1, not RT.
added unit tests to catch "setvl."

Revert "fix setvl. not setting CR0 properly"

This reverts commit f48aefa37b06a398e953ce3bd877d7b2bbfb6213.

the approach of explicitly setting CR0 in pseudocode is not ok.
ISACaller.handle_comparison is the correct place to do it - and
i am not certain that there are special-cases needed (unlike svstep)

code-shuffle on if/elif/nots in sv/trans/svp64.py

working on svp64_utf_8_validation.py -- still broken, though an empty string works now!

add more logging

add original instruction as a comment, improving debuggability

add support for comments in instructions

add some logging

fix setvl. not setting CR0 properly

convert more `print`s to `log`s

include original svp64 instruction in comment on prefix

makes it much nicer when reading instruction traces

log rather than print SKIPPED

make logging more configurable

fix typo

update comments

add qemu-system-ppc to .gitlab-ci.yml

mark all known-broken tests so CI passes

skip gdb tests when gdb isn't found

allow crtl tests to run in parallel

nmigen.info is being cyber-squatted, has to be removed for now

add XFAIL because the file improperly accesses pdecode2.e.imm_data

add more generated output to .gitignore

add missing assemblers to .gitlab-ci.yml

add missing on_SmtExpr methods

fix assembling `sv.add.`

format .../trans/svp64.py

make pytest ignore non-test classes, these're the last pytest collection warnings

convert all test_caller*.py to work with pytest/unittest test discovery

all the removed code had no benefit because each file only tested
one *TestCase* class, the removed code was only useful for
selecting between multiple *TestCase* classes

fix deprecated imports

remove last uses of soc

format test/runner.py

change test cases to use TestRunnerBase in order to not need soc

remove non-orthogonal ldst_shift

fix annoying typo, comment-out asm_process()

duplicate RM CSV entries gone after re-run of sv_analysis.py
due to corrections in CSV files, using patterns instead of repeated binary

hmm tdi/twi are kinda valid as svp64 prefixable

ha ha very funny, sv.andi does not exist, only "sv.andi."
fix assumption in sv/trans/svp64.py on that one
(also correct mistaken change)

working on svp64 utf-8 validation -- still broken

fix translation of instructions that require Rc=True, like `sv.andi.`

add self.subTest and src_loc_at support to TestAccumulatorBase

misc cleanup

finished writing svp64 utf-8 validation algorithm -- still buggy

add WIP svp64 utf-8 validation algorithm

use bitpattern in minor_30.csv to give a single match for
rldic and others.  two lines were being used 0000 and 0001,
replaced with 000-

sv_binutils: support functions

power_insn: support function property

power_insn: fix sv_extra algorithm

power_enums: fix conversion from selector to reg

again part of the removal of LD/ST-with-shift, take out
the early detection of a LD/ST operation that was formerly needed
for the SVP64.RM decoding to use a completely different 32-bit encoding.
we established with the whole LD/ST-with-shift experiment that this
was a really, really bad idea

pysvp64dis: rename the script due to name conflicts

pysvp64dis: switch to SelectableInt class

pysvp64dis: introduce disassembler script

codeshuffle

swap complicated bits, simplify ISACaller, reduce indent level

debug print for ISACaller pack/unpack

extract pack/unpack as separate bits, and also do elwidth extraction
at the same time.  reason: pack/unpack is shared with elwidth_src

add rest of missing stuff for cached-property git dependency

dang missed *another* argument in ISACaller on the function-morphing

sv_binutils: consider only SVP64 instructions

sv_binutils: do not generate svp64_opindex_rm_field

sv_binutils: support opcodes

sv_binutils: migrate to instructions db

power_insn.py: introduce instruction database

isatables: introduce instruction database CSV

power_enums: map in/out to extra

power_enums: introduce SVMode enum

power_enums: introduce SVExtraReg enum

power_enums: introduce SVExtraRegType enum

power_enums: introduce SVExtra alias

power_enums: introduce RegType enum

power_enums: allow SVPtype aliases

power_enums: better repr for Function enum

power_enums: introduce LDSTLen alias class

power_enums: introduce base enum class

setup.py: add cached-property dependency

sv_analysis: decouple CSVs glob code

go with separate bit for Pack/Unpack mode in SVP64RMModeDecode

remove LD/ST-shift mode from ISACaller

add PACK/UNPACK Mode descriptions to power_svp64_rm.py
(update comments, first) and add new PACK mode to SVP64RMMode
in poewr_enums.py

whoops re-added accidentally-deleted CSV file

remove Pack-Unpack csv files

remove Pack/Unpack flag entirely from sv_analysis

disable pack/unpack in sv_analysis.py - going to use bits in
each mode, now.

invalidate grev cases, replaced by grevlut

remove LDSTBREV condition, used for ld-st-with-shift

remive svfixedload.mdwn. requires scalar fixed load to be
added to Power ISA 3 *scalar* instructions

remove use of sv ld shifted, replace with els, deprecate the unit test