cpus: use a common definition of gcc_triple for the RISC-V CPUs, reorganize CPU by ISA/Data-Width.

bios/cmd_mdio.c:  fix missing <base/mdio.h> import.

cpu/vexriscv: fix flush_cpu_icache, remove workaround on boot.c.

cpus: add nop instruction and use it to simplify the BIOS.

cpus: add human_name attribute and use it to simplify the BIOS.

software/libbase/system.c: remove unused includes.

Merge pull request #492 from scanakci/blackparrot_litex

BP -> Linux simulation, Comply with pythondata, and README update

Merge branch 'master' into blackparrot_litex

Merge pull request #474 from fjullien/term_hist_auto_compl

Terminal: add history and auto completion

Update README.md

update to comply with python-data layout

BP fpga recent version

Fix memory transducer bug, --with-sdram for BIOS works, memspeed works

rebased, minor changes in core.py

Linux works, LiteDRAM works (need cleaning, temporary push)

Create GETTING STARTED

Rename GETTING STARTED to GETTING STARTED.md

Update GETTING STARTED.md

Update GETTING STARTED.md

Update GETTING STARTED.md

Merge pull request #483 from ilya-epifanov/lattice-openocd-jtag-programmer-erase-flag-and-quiet-output

Lattice OpenOCD JTAG programmer: removed erase flag and made progress output less noisy

Merge pull request #491 from gsomlo/gls-spisd-clusters

software: spisdcard: cosmetic: avoid filling screen with cluster numbers

.travis.yml: disable python3.5 test (nMigen requires 3.6+).

As discussed in #479.

CHANGES: update.

cpu/minerva: add pythondata and use it to compile the sources.

litex_setup: add nmigen dependency (used to generate Minerva CPU).

This also requires Yosys, but Yosys is already expected to be installed separately.

CHANGES: start listing changes for next release.

software: spisdcard: cosmetic: avoid filling screen with cluster numbers

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu/software: move flush_cpu_icache/flush_cpu_dcache functions to CPUs.

bios: add auto completion for commands

bios: switch command handler to a modular format

Command are now described with a structure. A pointer to this
structure is placed in a dedicated linker section.

bios: move helper functions to their own file

bios: add terminal history

Terminal history and characters parsing is done in readline.c.
Passing TERM_NO_HIST disable terminal history.
Passing TERM_MINI use a simple terminal implementation in order to save
more space.

builder: add a parameter to pass options to BIOS Makefile

cpu/software: move CPU specific software from the BIOS to the CPU directories.

This simplifies the integration of the CPUs' software, avoid complex switches in the code,
and is a first step to make CPUs fully pluggable.

The CPU name is no longer present in the crt0 files (for example crt0-vexriscv-ctr.o
becomes crt0-ctr.o) so users building firmwares externally will have to update their
Makefiles to remove the $(CPU) from crt0-$(CPU)-ctr.o.

cpu/Minerva: Clone the repository locally for now, we need to create a pythondata repository.

integration/soc: rename usb_cdc to usb_acm.

As discussed on Discord recently.

litex/__init__.py: remove retro-compat > 6 months old.

soc: allow passing custom CPU class to SoC.

Useful to experiment with custom CPU wrappers and a first step to make CPUs plugable.

Merge pull request #488 from enjoy-digital/python3.5

travis: add back test on python3.5 (python3.6 is recommended but we c…

travis: add back test on python3.5 (python3.6 is recommended but we can try to keep 3.5 compatibility until we have good reason to no longer support it).

Removed erase flag and made progress output less noisy

Merge pull request #481 from betrusted-io/unfstringify

propose patch to not break litex for python 3.5

propose patch to not break litex for python 3.5

create first release, add CHANGES and note about Python modules in README.

cpu/serv: switch to pythondata package instead of local git clone.

README: update Python minimal version to 3.6.

litex_setup: disable automatic clone of BlackParrot/Microwatt CPUs, reorder LiteX data.

The support is not fully finished, so let the user install the pythondata for these CPUs manually with pip.

Merge pull request #399 from mithro/litex-sm2py

Converting LiteX to use Python modules.

soc/cpu: add memory_buses to cpus and use them in add_sdram.

This allows the CPU to have direct buses to the memory and replace the Rocket specific code.

soc/cpu: rename cpu.buses to cpu.periph_buses.

Merge branch 'master' into litex-sm2py

Merge pull request #477 from shuffle2/patch-1

diamond: fix include paths

diamond: fix include paths

include paths given via tcl script need semicolon separators and forward slash as directory separator (even on windows)

soc/cpu: simplify integration of CPU without interrupts (and automatically use UART_POLLING mode in this case).

Merge pull request #473 from fjullien/memusage

bios: print memory usage

bios: print memory usage

Print memory usage during the compilation of bios.elf.

tools/litex_sim: use similar analyzer configuration than wiki.

Merge pull request #476 from enjoy-digital/serv

Add SERV support (The SErial RISC-V CPU)

software/irq: cleanup and make explicit that irqs are not supported with Microwatt and SERV, fix compilation warning.

serv: connect reset.

build/icestorm: add verilog_read -defer option to yosys script (changes similar the ones applied to trellis).

Merge pull request #475 from gregdavill/read_verilog_defer

build/trellis: add verilog_read -defer option to yosys script

build/trellis: add verilog_read -defer option to yosys script

serv: update copyrights (Greg Davill found the typos/issues).

serv/cores: fix verilog top level (use serv_rf_top instead of serv_top), working :).

serv: fix ibus/dbus byte/word addressing inconsistency, add missing ibus.sel (thanks @GregDavill).

bios/sdram: reduce number of scan loops during cdly scan to speed it up.

targets/kcu105: use cmd_latency=1.

bios/sdram: add some margin on cdly ideal_delay, do the read_leveling even if write_leveling is not optimal.

We need to provide enough information to ease support and understand the issue. The write leveling/read leveling
are doing there best to calibrate the DRAM correctly and memtest gives the final result.

targets/kc705: manual DDRPHY_CMD_DELAY no longer needed.

bios/sdram: review/cleanup Command/Clock calibration, set window at the start instead of middle.

Working on KC705 that previously required manual adjustment.

Merge pull request #472 from antmicro/jboc/sdram-calibration

bios/sdram: add automatic cdly calibration during write leveling

Merge pull request #470 from antmicro/jboc/sdram-eeprom-timings

litex_sim: add option to create SDRAM module from SPD data

bios/sdram: add automatic cdly calibration during write leveling

initial SERV integration.

soc/cores/spi: add optional aligned mode.

In aligned mode, MOSI and MISO bits are located on the LSBs and first transmitted MOSI bit is length - 1 bit.

cores/spi: simplify.

build/lattice/common: add specific LatticeiCE40SDROutputImpl/LatticeiCE40SDRTristateImpl (thanks @tnt).

xilinx/common: use a common SDRTristate implementation for Spartan6, 7-Series and Ultrascale.

build/xilinx/common: add 7-Series/Ultrascale SDROutput/Input.

lattice/common: add LatticeECP5DDRInput.

lattice/common: cleanup instances, simplify tritates.

lattice/common: add LatticeiCE40DDRInput, LatticeiCE40SDROutput and LatticeiCE40SDRInput.

platforms/de0nano: swap serial tx/rx to ease use of cheap FT232 based cables.

tools/remote/etherbone: update import.

litex_sim: add option to create SDRAM module from SPD data

targets: manual define of the SDRAM PHY no longer needed.

bios/sdram: update/simplify with new exported LiteDRAM parameters.

litex_sim: add phytype to PhySettings.

build/generic_programmer: move requests import to do it only when needed.

bios/sdram/ECP5: set ERR_DDRPHY_BITSLIP to 4.

Bitslip software control is now used on ECP5 to move dqs_read.

setup.py/install_requires: add requests.

build/generic_programmer: add automatic search/download of flash_proxy in repositories if not available locally.

Merge pull request #467 from antmicro/region_type_fix

soc_core: Fix region type generation

soc_core: Fix region type generation

Include information about being a linker region.

stream/AsyncFIFO: add default depth (useful when used for CDC).

build/sim/core/Makefile: add -p to mkdir modules.

Merge pull request #464 from mithro/litex-sim-fixes

Improve the litex_sim Makefiles

litex_setup: raise exception on update if repository has been been initialized.

Remove trailing whitespace.

cores: add External Memory Interface (EMIF) Wishbone bridge.

Useful to interface Processors/DSPs with LiteX. EMIF is generally used on Texas Instrument DSPs.

Merge pull request #462 from ironsteel/trellis-12k

Add support for ecp5 12k device in trellis.py

boards/targets/ulx3s.py: Update --device option help message

Signed-off-by: Rangel Ivanov <rangelivanov88@gmail.com>