Fix spacing

Remove unused model

Put attributes above port

Merge remote-tracking branch 'origin/master' into xaig_arrival

Forgot one

Put abc_* attributes above port

Merge pull request #1326 from mmicko/doc-update

Make macOS dependency clear

Make macOS depenency clear

Do not propagate mem2reg attribute through to result

Spelling

Merge pull request #1322 from mmicko/pyosys_osx

do not require boost if pyosys is not used

do not require boost if pyosys is not used

Merge pull request #1319 from TeaEngineering/shuckc/brew-tcl-tk

require tcl-tk in Brewfile

Merge pull request #1317 from YosysHQ/eddie/opt_expr_shiftx

 opt_expr to trim A port of $shiftx/$shift

Bump year in copyright notice

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1289 from mmicko/anlogic_fixes

Anlogic fixes and optimization

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1281 from mmicko/efinix

Initial support for Efinix Trion series FPGAs

Copy-paste typo

require tcl-tk in Brewfile

Respect opt_expr -keepdc as per @cliffordwolf

Handle $shift and Y_WIDTH > 1 as per @cliffordwolf

Add cover()

Canonical form

Merge pull request #1316 from YosysHQ/eddie/fix_mem2reg

mem2reg to preserve user attributes and src

Add test

opt_expr to trim A port of $shiftx if Y_WIDTH == 1

Merge pull request #1315 from mmicko/fix_dependencies

Fix test_pmgen deps

mem2reg to preserve user attributes and src

Use semicolon

techmap before read

Merge remote-tracking branch 'origin/master' into xaig_arrival

Merge remote-tracking branch 'origin/master' into xaig_arrival

Output "h" extension only if boxes

Revert "Fix omode which inserts an output if none exists (otherwise abc9 breaks)"

This reverts commit 8182cb9d91555d5be52abbfeeb5d22af05342d8a.

Add abc_arrival to SRL*

Fix test_pmgen deps

Merge pull request #1314 from YosysHQ/eddie/fix_techmap

techmap -max_iter to apply to each module individually

Fix omode which inserts an output if none exists (otherwise abc9 breaks)

Revert "Only xaig if GetSize(output_bits) > 0"

This reverts commit 7b646101e936cacd20938c20ddfbaa63ee268fb2.

Only xaig if GetSize(output_bits) > 0

Missing newline

Fix copy-paste typo

Oops

Merge branch 'eddie/fix_techmap' into xaig_arrival

Grammar

Add test

techmap -max_iter to apply to each module individually

techmap -max_iter to apply to each module individually

xilinx to use abc_map.v with -max_iter 1

ecp5: remove DPR16X4 from abc_unmap.v

ecp5 to use -max_iter 1

ecp5 to use abc_map.v and _unmap.v

Add (* abc_arrival=<int> *) doc

Add reference to FD* timing

Remove sequential extension

Remove SRL* delays from cells_sim.v

retime_mode -> dff_mode

LUTMUX -> LUTMUX6

Cleanup techmap in map_luts

Move `techmap abc_map.v` into map_luts

Remove delays from abc_map.v

Typo

Merge remote-tracking branch 'origin/master' into xaig_dff

Do not sigmap!

Deprecate `abc_scc_break` attribute

Wrap SRL{16,32} too

Wrap LUTRAMs in order to capture comb/seq behaviour

Minor refactor

Add LUTRAM delays

Fix use of {CLK,EN}_POLARITY, also add a FIXME

Remove mapping rules

Merge pull request #1209 from YosysHQ/eddie/synth_xilinx

[WIP] synth xilinx renaming, as per #1184

Remove -icells

Use abc_{map,unmap,model}.v

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1304 from YosysHQ/eddie/abc9_refactor

Refactor abc9 to use port attributes, not module attributes

Merge remote-tracking branch 'origin/master' into eddie/synth_xilinx

Merge pull request #1298 from YosysHQ/clifford/pmgen

Improvements in pmgen

Merge branch 'master' into clifford/pmgen

Add test case for real parameters

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1308 from jakobwenzel/real_params

Handle real values when deriving ast modules

Merge pull request #1309 from whitequark/proc_clean-fix-1268

proc_clean: fix order of switch insertion

Merge remote-tracking branch 'origin/master' into xaig_dff

Add arrival times for SRL outputs

Output i/o/h extensions even if no boxes or flops

Add BRAM arrival times

Remove debug

Add reference to source of Tclktoq timing

Add (* abc_arrival *) attribute

 Add 'abc_arrival' attribute for flop outputs

Update box timings

Move from cell attr to module attr

Fix typo

Fix typo

ID({A,B,Y}) -> ID::{A,B,Y} for opt_share.cc

Merge remote-tracking branch 'origin/master' into xaig_dff

Clarify with 'only'

Update doc