further improved early width and sign detection in ast simplifier

Added simple topological sort to edif backend

Write yosys version to output files

Merge branch 'master' of github.com:cliffordwolf/yosys

Fixed detectSignWidthWorker (ast frontend) for AST_CONCAT

Added resolution of positional arguments to hierarchy pass

Ignore explicit unconnected ports in intersynth backend

Behavior should be identical now to rev. 0b4a64ac6adbd6 (next: testing before constfold fixes)

Added roadmap to readme file

Various ast changes for early expression width detection (prep for constfold fixes)

Added DFFSR cell to techlibs/cmos/cmos_cells.lib

Added placeholder check to dfflibmap and cleaned up some other placeholder checks

Changed MiniSAT feater defines again

Added paragraph to README file to avoid mycells.lib confusion

README file typo fix

Some additions to the README file

Fixed ezminisat C++ errors: undef PRIi64

Added detection for endless recursion in fsm_detect pass

Fixed help message typo (memory pass)

Added -format option to splitnets

Merge pull request #12 from jameswalmsley/master

[EXAMPLES] Ported the mojo counter example to Zynq ZED board.

[EXAMPLES] Ported the mojo counter example to Zynq ZED board.

Will be adding a tutorial on this to verilog.james.walms.co.uk in a few days.

Fixed get_share_file_name() for installed yosys

Cleanups in xilinx examples

Added synth_xilinx command

Added API and Makefile rules for share/ files

Added design->full_selection() helper method

Moved simple xilinx counter sim example to subdir

Xilinx mojo_counter example is now working

Fixed hex string generation bug in edif backend

Renamed techlibs/xilinx7 to techlibs/xilinx

Improved xilinx mojo_counter example

Added support for i/o buffers to iopadmap

Added another xilinx example (not funcional yet)

Added support for sr flip-flops to dfflibmap

Added support for complex set-reset flip-flops in proc_dff

Fixed handling of boolean attributes (passes)

Fixed handling of boolean attributes (backends)

Fixed handling of boolean attributes (frontends)

Fixed handling of boolean attributes (kernel)

Fixed parsing of value-less attributes in ilang

Improved handling of dff with async resets

Added handling of multiple async paths in proc_arst

Changed NEW_WIRE API to return the wire, not the signal

Added dffsr support to proc_dff pass

Added RTLIL NEW_WIRE macro

Bugfix in dffsr techmap rules

Added techmap rules for $sr, $dffsr and $dlatch

Added $_SR_[PN][PN]_, $_DFFSR_[PN][PN][PN]_, $_DLATCH_[PN]_

Added $sr, $dffsr and $dlatch cell types

Improved way of connecting ports in techmap pass

Only prefer connected signals iff they have public names

Added -buf, -true and -false options to blif backend

Fixed bug in synthesis of memories that are never written

Avoid re-arranging signals on register outputs

Fixed detection of major wires in opt_clean

Added iopadmap pass

Moved dfflibmap from passes/dfflibmap to passes/techmap

Added map, par and bitgen to xlinx7 example

Fixed parsing or liberty file statements such as 'clocked_on : "(!CLK)";'
Patch by Tim Edwards

Added recommended apt-get commands to README

Fixed minisat include

Pinned ABC revision to 0f9e5488ced3

Improvements in EDIF backend

Added additional options to BLIF backend

Added BLIF backend

A couple of small fixes in SPICE backend

Moved common techlib files to techlibs/common

Updated manual

Added spice testbench to techlibs/cmos

Added spice backend

Merge branch 'master' of github.com:cliffordwolf/yosys

Added -selected option to various backends

Encode large (>32 bits) parameters as hex string in edif backend

Improved edif backend

Added mapping to techlibs/xilinx7 testbench (exposes EDIF backend todos)

Added simple xilinx7 technology mapping files

More explicit integer output in verilog backend

Added correct encoding of identifiers in EDIF backend

Added edif backend (still under construction)

Merge pull request #10 from hansiglaser/master

fixed Verilog parser filename and line numbering issue with include files

Some minor documentation fixes

fixed Verilog parser filename and line numbering issue with include files

Merge pull request #9 from hansiglaser/master

Added support for include directories with the new '-I' argument of the 'read_verilog' command

Added support for include directories with the new '-I' argument of the
'read_verilog' command

Merge pull request #8 from hansiglaser/master

Added support for notif0/notif1 primitives

Added support for notif0/notif1 primitives

Added cleaning of old version_* files to version_* make rule

Added version info to yosys command and added -V option

Minor fixes in abc build instructions and abc pass

Fixed width and sign detection for ** operator

Added support for bufif0/bufif1 primitives

Improved ast dumping (ast/verilog frontend)

Implemented same div-by-zero behavior as found in other synthesis tools

Fixed signed div/mod in const eval (rounding and stuff)

Added ezsat api for creation of anonymous vectors

Added sat -ignore_div_by_zero switch

Added eval -brute_force_equiv_checker_x mode

Added support for "2**n" shifter encoding

Added SAT support for $div and $mod cells