Merge pull request #1438 from YosysHQ/eddie/xilinx_dsp_comments

Add notes and comments for xilinx_dsp

Merge pull request #1439 from YosysHQ/eddie/fix_ice40_wrapcarry

Missing 'accept' at end of ice40_wrapcarry, spotted by @cliffordwolf

Missing 'accept' at end of ice40_wrapcarry, spotted by @cliffordwolf

Update README.md

Missed this

Add comment on why we have to match for clock-enable/reset muxes

Add note on pattern detector

Merge pull request #1436 from YosysHQ/mmicko/msvc_fix

Fixes for MSVC build

Add comment on why partial multipliers are 18x18

Add comments for xilinx_dsp_cascade

Improve comments for xilinx_dsp_CREG

Fix comment

Restore optimisation for sigM.empty()

Retry on fixing TODOs

Revert "Fix TODOs"

This reverts commit 8674a6c68d563908014d16671567459499c6dc99.

More comments, cleanup

Fix TODOs

Consistency

Add comments for xilinx_dsp

Fix typo in check_label()

Add temporary `abc9 -nomfs` and use for `synth_xilinx -abc9`

Remove DSP48E1 from *_cells_xtra.v

Fix xilinx_dsp for unsigned extensions

Fix for SigSpec() == SigSpec(State::Sx, 0) to be true again

Add Const::{begin,end,empty}()

Panic over. Model was elsewhere. Re-arrange for consistency

Oops

Ohmilord this wasn't added all this time!?!

Fixes for MSVC build

Change smtbmc "Warmup failed" status to "PREUNSAT"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update ABC to git rev 623b5e8

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1419 from YosysHQ/eddie/lazy_derive

module->derive() to be lazy and not touch ast if already derived

Merge pull request #1422 from YosysHQ/eddie/aigmap_select

Add -select option to aigmap

Merge pull request #1429 from YosysHQ/clifford/checkmapped

Add "check -mapped"

Add "check -allow-tbuf"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1425 from YosysHQ/dave/ecp5_pdp16

ecp5: Add support for mapping 36-bit wide PDP BRAMs

Merge pull request #1423 from YosysHQ/eddie/techmap_replace_wire

RFC: techmap to recognise wires named "_TECHMAP_REPLACE_.<suffix>"

log_dump() to support State enum

Also rename cells with _TECHMAP_REPLACE_. prefix, as per @cliffordwolf

Extend test with renaming cells with prefix too

Merge pull request #1428 from YosysHQ/clifford/fixbtor

Fix btor back-end to use "state" instead of "input" for undef init bits

Add "check -mapped"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix btor back-end to use "state" instead of "input" for undef init bits

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1426 from YosysHQ/mmicko/fix_environ

Define environ, fixes #1424

Define environ, fixes #1424

ecp5: Fix shuffle_enable port

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Add support for mapping 36-bit wide PDP BRAMs

Signed-off-by: David Shah <dave@ds0.me>

Add test

techmap wires named _TECHMAP_REPLACE_.<identifier> to create alias

Add quick test

Add -select option to aigmap

Fix typo

Fix for svinterfaces

module->derive() to be lazy and not touch ast if already derived

Update doc for equiv_opt

Merge pull request #1406 from whitequark/connect_rpc

rpc: new frontend

Merge pull request #1397 from btut/fix/python_wrappers_inline_constructors

Generate Python wrappers for inline constructors

rpc: new frontend.

A new pass, connect_rpc, allows any HDL frontend that can read/write
JSON from/to stdin/stdout or an unix socket or a named pipe to
participate in elaboration as a first class citizen, such that any
other HDL supported by Yosys directly or indirectly can transparently
instantiate modules handled by this frontend.

Recognizing that many HDL frontends emit Verilog, it allows the RPC
frontend to direct Yosys to process the result of instantiation via
any built-in Yosys frontend. The resulting RTLIL is then hygienically
integrated into the overall design.

libs: import json11.

This commit imports the code from upstream commit
dropbox/json11@8ccf1f0c5ecab6151a65f216e7eeccd8588e5457.

Merge pull request #1416 from YosysHQ/mmicko/frontend_binary_in

Open aig frontend as binary file

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1412 from YosysHQ/eddie/equiv_opt_async2sync

equiv_opt to call async2sync when not -multiclock like SymbiYosys

Merge pull request #1417 from YosysHQ/clifford/fixasync2sync

Fix $dlatch handling in async2sync

Fix $dlatch handling in async2sync

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add latch test modified from #1363

Add LDCE/LDPE sim library, remove from *cells_xtra.{v,py}

synth_xilinx: Support latches, remove used-up FF init values.

Fixes #1387.

Merge pull request #1414 from hzeller/improve-replace-with-empty-map

Avoid work in replace() if rules empty.

Merge pull request #1359 from YosysHQ/xc7dsp

DSP inference for Xilinx (improved for ice40, initial support for ecp5)

Fix reading aig files on windows

Open aig frontend as binary file

Merge pull request #1413 from YosysHQ/mmicko/backend_binary_out

Support binary files for backends, fixes #1407

Merge pull request #1411 from aman-goel/YosysHQ-master

Corrects BTOR2 backend

Avoid work in replace() if rules empty.

This speeds up processing when number of bits are large but there
is actually nothing to replace. Adresses part of #1382.

Signed-off-by: Henner Zeller <h.zeller@acm.org>

Add aiger and protobuf backends binary support

Support binary files for backends, fixes #1407

Fix box name

Re-order

Missing (* mul2dsp *) for sliceB

equiv_opt to call async2sync when not -multiclock like SymbiYosys

Ooops AREG and BREG to default to -1

Corrects btor2 backend

Fix _TECHMAP_REMOVEINIT_ handling.

Previously, this wire was handled in the code that populated the "do or
do not" techmap cache, resulting in init value removal being performed
only for the first use of a given template.

Fixes the problem identified in #1396.

Merge pull request #7 from YosysHQ/master

Syncing with official repo

Merge pull request #1409 from YosysHQ/mmicko/fix_getopt_difference

Change order of parameters, to work on other OS

Change order of parameters, to work on other os

Merge pull request #1404 from YosysHQ/fix_gzip_macos

Make read/write gzip files on macos works, fixes #1357

Update doc with max cascade chain of 20

Do not always zero out C (e.g. during cascade breaks)

Update doc

Zero out ports

xilinx_dsp_cascade to also cascade AREG and BREG

Try recursive pmgen for P cascade

Missing an '&'

Combine 'flatten' & 'coarse' labels in synth_ecp5 so proc run once

Make read/write gzip files on macos works, fixes #1357

Typo

CREG to check for \keep

Remove newline