Update stats for brk fix (cset f28f020f3006).

Output: Include gzstream package to allow automatically-gzipped output
The gzstream package provides an ostream-interface for writing gzipped files.
The package comes from:
    http://www.cs.unc.edu/Research/compgeom/gzstream/
And is distributed under the LGPL license. Both the license and version
information has been preservered, though all other files in the package have
been purged. Minor modifications to the code have been made. The output module
detects when a filename ends in .gz and constructs an ogzstream object instead
of an ofstream object. This works for both the create(...) and find(...)
commands. Additionally, since gzstream objects needs to be closed to ensure
proper file termination, I have the output deconstructor deleting all ostream's
that it manages on behalf of find(...). At the moment, the only output file
that I know this functionality works for is stats, i.e. by specifying
"--stats-file=m5stats.txt.gz" on the command line.

syscalls: fix latent brk/obreak bug.
Bogus calls to ChunkGenerator with negative size were triggering
a new assertion that was added there.
Also did a little renaming and cleanup in the process.

Remove the pointless, repository destroying assertion and just have the script check every line in the file if it cannot get context information.

Cache: get rid of obsolete Tag methods.
I think readData() and writeData() were used for Erik's compression
work, but that code is gone, these aren't called anymore, and they
don't even really do what their names imply.

Fix a bunch of bugs I introduced when I changed the flags stuff for packets.
I did some of the flags and assertions wrong. Thanks to Brad Beckmann
for pointing this out.  I should have run the opt regressions instead
of the fast. I also screwed up some of the logical functions in the Flags
class.

CPU: Refactor read/write in the simple timing CPU.

X86: Update the mcf stats.
I must have missed updating these for the change to send both parts of a split
packet at the same time.

SCons: Allow top level directory of EXTRAS able to contain SConscripts.
The current EXTRAS will fail if the top level directory pointed to by EXTRAS
has a SConscript file in it.  We allow this by including the directory name
of the EXTRA in the build directory which prevents a clash between
src/SConscript and extra/SConscript. Maintain compatibility with older uses
of EXTRAS by adding a -I for each top level extra directory.

pseudo inst: Add rpns (read processor nanoseconds) instruction.
This instruction basically returns the number of nanoseconds that the CPU
has been running.

Clean up the SimpleTimingPort class a little bit.
Move the constructor into the .cc file and get rid of the typedef for
SendEvent.

clean: Move some stuff from the hh file to the cc file.

python: Fix the reference counting for python events placed on the eventq.
We need to add a reference when an object is put on the C++ queue, and remove
a reference when the object is removed from the queue.  This was not happening
before and caused a memory problem.

O3CPU: Make the instcount debugging stuff per-cpu.
This is to prevent the assertion from firing if you have a large multicore.
Also make sure that it's not compiled in when NDEBUG is defined

mem: update stuff for changes to Packet and Request

style: clean up the Packet stuff

flags: Provide an object for managing boolean flags for an object.
In many cases it might be preferable to use bitset, but this object
allows the user more easily manipulate groups of flags because the
underlying type (e.g. uint64_t) is exposed.

safe_cast: add a new cast function for casts that should always succeed.
In DEBUG mode, this does a dynamic_cast and asserts that the result is
non null.  Otherwise, it just does a static_cast.  Again, this is only
intended for cases where the cast should always succeed and what's
desired is a debugging check to make sure.

DmaDevice: fix minor type in error message.

mem: Assert that requests have non-negative size.
Would have saved me much debugging time if these
had been in there previously.

Cache: Refactor packet forwarding a bit.
Makes adding write-through operations easier.

X86: Add x86 reference output for the timing CPU.

CPU: Make unaligned accesses work in the timing simple CPU.

X86: Fix completeAcc get call.

X86: Make the timing simple CPU handle variable length instructions.

tracediff: add '#' support for sub-arg alternatives, '-n' param

Automated merge with ssh://daystrom.m5sim.org//repo/m5

Reference updates.  Since split cache is gone, a lot of config.ini changes, and minor changes to stats that are likely due to the decoupling of insertions/evictions in the cache.

Automated merge with ssh://m5sim.org//repo/m5

new mp eio test

Fix SPARC_FS compile

Right now a single thread cpu 1 could get assigned context Id != 1, depending
on the order in which it's registered with the system.  To make them match,
here is a little change.

Fix a few more places where the context stuff wasn't changed

decouple eviction from insertion in the cache.

Change the findBlock(addr, lat) to accessBlock, which I think has better connotations for what is really happening and how it should be used.

get rid of all instances of readTid() and getThreadNum().  Unify and eliminate
redundancies with threadId() as their replacement.

Add in Context IDs to the simulator.  From now on, cpuId is almost never used,
the primary identifier for a hardware context should be contextId().  The
concept of threads within a CPU remains, in the form of threadId() because
sometimes you need to know which context within a cpu to manipulate.

Make it so that all thread contexts are registered with the System, even in
SE.  Process still keeps track of the tc's it owns, but registration occurs
with the System, this eases the way for system-wide context Ids based on
registration.

make BaseCPU the provider of _cpuId, and cpuId() instead of being scattered
across the subclasses. generally make it so that member data is _cpuId and
accessor functions are cpuId(). The ID val comes from the python (default -1 if
none provided), and if it is -1, the index of cpuList will be given. this has
passed util/regress quick and se.py -n4 and fs.py -n4 as well as standard
switch.

Libelf: Append options to CCFLAGS for warning free libelf compile instead of deleting CCFLAGS. Should fix 64bit OS X compile problem.

CPU: The  API change to EventWrapper did not get propagated to the entirety of TimingSimpleCPU.
The constructor no-longer schedules an event at construction and the implict conversion between int and bool was allowing the old code to compile without warning.

Signed-off By: Ali Saidi

Checkpointing: createCountedDrain function, it was only returning an Event, which does not expose a setCount method to Python.

Signed-off By: Ali Saidi

BATCH: Run as, ar, and ranlib with BATCH_CMD so that they execute on the batch hosts, not local host.

s/cpu_id/cpuId in o3 (to be consistent and match style), also fix some typos in
comments.

probe function no longer used anywhere.

remove the totally obsolete split cache

style: Use the correct m5 style for things relating to interrupts.

Regression: Add single and dual boot O3 regressions. They both take about 8 minutes to complete.

O3CPU: Undo Gabe's changes to remove hwrei and simpalcheck from O3 CPU.  Removing hwrei causes
the instruction after the hwrei to be fetched before the ITB/DTB_CM register is updated in a call pal
call sys and thus the translation fails because the user is attempting to access a super page address.

Minimally, it seems as though some sort of fetch stall or refetch after a hwrei is required. I think
this works currently because the hwrei uses the exec context interface, and the o3 stalls when that occurs.

Additionally, these changes don't update the LOCK register and probably break ll/sc. Both o3 changes were
removed since a great deal of manual patching would be required to only remove the hwrei change.

Automated merge with ssh://daystrom.m5sim.org//z/repo/m5

need to add packet_access.hh in order to get tempalte definition

get rid of local variable that's only used in an assert so fast compiles

Automated merge with ssh://daystrom.m5sim.org//z/repo/m5

This function declaration isn't used anywhere.
 HG: user: Lisa Hsu <hsul@eecs.umich.edu> HG: branch default HG: changed
src/mem/cache/cache.hh

eventq: make python events actually work

eventq: revert code for unserializing events.
Since I never implemented a proper solution, put it back to something that
at least works for now.  Once I add more event queues, I'll have to really
fix this though

CPU: Explain why some code is commented out.

Get rid of some commented out code.

X86: Set the delayed commit flag in x86 microops appropriately.

X86: Make the local APIC timer event generate an interrupt.

X86: Implement the EOI register in the local APIC.

X86: Add some DPRINTFs to the local APIC.

X86: Make auto eoi mode work in the I8259 PIC.

X86: Make non-specific EOI commands work.

X86: Make the I8259 PIC accept a specific EOI command.

X86: Fix the segment setting code in IRET, and make it restore the flags.

X86: Panic when an unimplemented fault is invoked, rather than spinning forever

X86: Implement the swapgs instruction.

X86: Add wrval/rdval microops for reading significant miscregs.

X86: Make the x86 interrupt fault kick off the interrupt microcode.

X86: Implement entering an interrupt in microcode.

X86: Make sure register microops set fault rather than returning one.

X86: Implement an wrdh microop which loads bases/offsets from 16 byte descriptors.

X86: Make the MicroPC type 16 bit.

X86: Implement local labels for the ROM that actually refer into the ROM.

X86: Implement the chks check of interrupt gate target code segments.

X86: Add a check type for interrupt gates.

X86: Fix chks checking the submode for stack segments.

X86: Let segment manipulation microops be conditional.

X86: Let the microassembler know about the microcode only H segment.

X86: Fix the rdbase microop

X86: Don't fetch in the simple CPU if you're in the ROM.

Get rid of old RegContext code.

X86: Create a handy way to access labels from the ROM in microcode.

X86: Make X86's microcode ROM actually do something.

CPU: Make the highest order bit in the micro pc determine if it's combinational or from the ROM.

CPU: Create a microcode ROM object in the CPU which is defined by the ISA.

X86: Create an eret microop which returns from ROM to combinational decoding.

X86: Make Br never report itself as the last microop.

X86: Create a SeqOp class of microops and make Br one of them.

X86: Update the stats for cpuid's new implementation

X86: Implement CPUID with a magical function instead of microcode.

X86: Fix the ordering of special physical address ranges.

X86: Create a mechanism for the IO APIC to access I8259 vectors.

X86: Actually use the extra vector bits we get from ICW2.

X86: Make the local APIC process interrupts and send them to the CPU.

X86: Make the local APIC handle interrupt messages from the IO APIC.

X86: Change the default value for the IO APIC redirection table.

X86: Make the bases for x86 fault class public.

X86: Make APICs communicate through the memory system.