Add test

synth_xilinx: error out if tristate without '-iopad'

tribuf: set scratchpad boolean 'tribuf.added_something'

Update README.md :: abc_ -> abc9_

Fix bitwidth mismatch; suppresses iverilog warning

Merge pull request #1564 from ZirconiumX/intel_housekeeping

Intel housekeeping

synth_intel: a10gx -> arria10gx

synth_intel: cyclone10 -> cyclone10lp

Merge pull request #1545 from YosysHQ/eddie/ice40_wrapcarry_attr

Preserve SB_CARRY name and attributes when using $__ICE40_CARRY_WRAPPER

ice40_opt to restore attributes/name when unwrapping

ice40_wrapcarry -unwrap to preserve 'src' attribute

unmap $__ICE40_CARRY_WRAPPER in test

-unwrap to create $lut not SB_LUT4 for opt_lut

Sensitive to direct inst of $__ICE40_CARRY_WRAPPER; recreate SB_LUT4

ice40_wrapcarry to really preserve attributes via -unwrap option

Merge pull request #1555 from antmicro/fix-macc-xilinx-test

tests: arch: xilinx: Change order of arguments in macc.sh

Drop keep=0 attributes on SB_CARRY

tests: arch: xilinx: Change order of arguments in macc.sh

Merge pull request #1551 from whitequark/manual-cell-operands

Clarify semantics of comb cells, in particular shifts

Merge SB_CARRY+SB_LUT4's attributes when creating $__ICE40_CARRY_WRAPPER

Add WIP test for unwrapping $__ICE40_CARRY_WRAPPER

kernel: require \B_SIGNED=0 on $shl, $sshl, $shr, $sshr.

Before this commit, these cells would accept any \B_SIGNED and in
case of \B_SIGNED=1, would still treat the \B input as unsigned.

Also fix the Verilog frontend to never emit such constructs.

manual: document behavior of many comb cells more precisely.

xilinx: Add tristate buffer mapping. (#1528)

Fixes #1225.

iopadmap: Refactor and fix tristate buffer mapping. (#1527)

The previous code for rerouting wires when inserting tristate buffers
was overcomplicated and didn't handle all cases correctly (in
particular, only cell connections were rewired — internal connections
were not).

xilinx: Add models for LUTRAM cells. (#1537)

Check SB_CARRY name also preserved

$__ICE40_CARRY_WRAPPER to use _TECHMAP_REPLACE_ for SB_CARRY to preserve

name and attr

ice40_opt to ignore (* keep *) -ed cells

ice40_wrapcarry to preserve SB_CARRY's attributes

Add testcase

Merge pull request #1524 from pepijndevos/gowindffinit

Gowin: add and test DFF init values

update test

Use -match-init to not synth contradicting init values

Merge pull request #1542 from YosysHQ/dave/abc9-loop-fix

abc9: Fix breaking of SCCs

Merge pull request #1539 from YosysHQ/mwk/ilang-bounds-check

read_ilang: do bounds checking on bit indices

abc9: Fix breaking of SCCs

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1540 from YosysHQ/mwk/xilinx-bufpll

xilinx: Add missing blackbox cell for BUFPLL.

xilinx: Add missing blackbox cell for BUFPLL.

Revert "Fold loop"

This reverts commit a30d5e1cc35791a98b2269c5e587c566fe8b0a35.

read_ilang: do bounds checking on bit indices

Merge pull request #1536 from YosysHQ/eddie/xilinx_dsp_muladd

xilinx_dsp: consider sign and zero-extension when packing post-multiplier adder

Merge pull request #1501 from YosysHQ/dave/mem_copy_attr

memory_collect: Copy attr from RTLIL::Memory to  cell

Merge pull request #1534 from YosysHQ/mwk/opt_share-fix

opt_share: Fix handling of fine cells.

Merge pull request #1535 from YosysHQ/eddie/write_xaiger_improve

write_xaiger improvements

No need for -abc9

opt_share: Fix handling of fine cells.

Fixes #1525.

latch -> box

Add citation

Check for either sign or zero extension for postAdd packing

Remove notes

Fold loop

Do not sigmap keep bits inside write_xaiger

xaiger: do not promote output wires

Add testcase derived from fastfir_dynamictaps benchmark

xilinx: Add simulation models for IOBUF and OBUFT.

clkbufmap: Add support for inverters in clock path.

xilinx: Use INV instead of LUT1 when applicable

attempt to fix formatting

gowin: add and test dff init values

Merge pull request #1520 from pietrmar/fix-1463

coolrunner2: remove spurious log_pop() call, fixes #1463

coolrunner2: remove spurious log_pop() call, fixes #1463

This was causing a segmentation fault because there is no accompanying
log_push() call so header_count.size() became -1.

Signed-off-by: Martin Pietryka <martin@pietryka.at>

Merge pull request #1517 from YosysHQ/clifford/optmem

Add "opt_mem" pass

Merge pull request #1515 from YosysHQ/clifford/svastuff

Add Verific/SVA support for "always" and "nexttime" properties

Add "opt_mem" pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add Verific support for SVA nexttime properties

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve handling of verific primitives in "verific -import -V" mode

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add Verific SVA support for "always" properties

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1511 from YosysHQ/dave/always

sv: Error checking for always_comb, always_latch and always_ff

gowin: Remove show command from tests.

gowin: Add missing .gitignore entries

Update CHANGELOG and README

Signed-off-by: David Shah <dave@ds0.me>

sv: Add tests for SV always types

Signed-off-by: David Shah <dave@ds0.me>

proc_dlatch: Add error handling for incorrect always_(ff|latch|comb) usage

Signed-off-by: David Shah <dave@ds0.me>

sv: Correct parsing of always_comb, always_ff and always_latch

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1507 from YosysHQ/clifford/verificfixes

Some fixes in our Verific integration

Correctly treat empty modules as blackboxes in Verific

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Do not rename VHDL entities to "entity(impl)" when they are top modules

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1449 from pepijndevos/gowin

Improvements for gowin support

Remove dff init altogether

The hardware does not actually support it.
In reality it is always initialised to its reset value.

Fix #1462, #1480.

xilinx: Add simulation models for MULT18X18* and DSP48A*.

This adds simulation models for the following primitives:

- MULT18X18 and MULT18X18S (Virtex 2*, Spartan 3)
- MULT18X18SIO (Spartan 3E, Spartan 3A)
- DSP48A (Spartan 3A DSP) — implemented in terms of DSP48A1
- DSP48A1 (Spartan 6)

memory_collect: Copy attr from RTLIL::Memory to  cell

Signed-off-by: David Shah <dave@ds0.me>

add help for nowidelut and abc9 options

Merge pull request #1497 from YosysHQ/mwk/extract-fa-fix

Fix #1496.

Merge pull request #1494 from whitequark/write_verilog-extmem

write_verilog: add -extmem option, to write split memory init files

Fix #1496.

write_verilog: add -extmem option, to write split memory init files.

Some toolchains (in particular Quartus) are pathologically slow if
a large amount of assignments in `initial` blocks are used.

Merge pull request #1492 from YosysHQ/dave/wreduce-fix-arst

wreduce: Don't trim zeros or sext when not matching ARST_VALUE

Merge branch 'master' of https://github.com/YosysHQ/yosys into gowin

ecp5: Use new autoname pass for better cell/net names

Signed-off-by: David Shah <dave@ds0.me>

wreduce: Don't trim zeros or sext when not matching ARST_VALUE

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1490 from YosysHQ/clifford/autoname

Add "autoname" pass and use it in "synth_ice40"

Merge pull request #1444 from btut/feature/python_wrappers/globals_and_streams

Python Wrappers: Expose global variables and allow logging to python streams

Merge pull request #1465 from YosysHQ/dave/ice40_timing_sim

ice40: Support for post-place-and-route timing simulations

Merge branch 'makaimann-label-bads-btor'

Use cell name for btor bad state props when it is a public name

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'label-bads-btor' of https://github.com/makaimann/yosys into makaimann-label-bads-btor

Add "autoname" pass and use it in "synth_ice40"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1488 from whitequark/flowmap-fixes

flowmap: fix a few crashes