pass in sign-extend argument for use in non-default bitwidth

add variable bitwidth on read/write regs

break register down in non-default elwidth case

add isvec to reg_spec_t, bit of cleanup

redirect DO_WRITE_FREG and READ_FREG and others

no longer adding the offset onto the register in sv_insn_t,
now to be done in sv_proc_t WRITE_REG/READ_REG, where the
element width can be examined (finally)

overload READ_REG

remove offset argument from predicated fn, offset now stored in reg_spec_t

make reg_spec_t offset a pointer, sometimes it needs to be NULL

use reg_spec_t which passes reg + offset into sv_proc_t

make common function for getting bitwidth

add type signed identification, add lh/sh to insn ld/store types

add type store categorisation

calculate src bitwidth - very time-consuming, optimise later

move sv_insn_t constructor to c file

shuffle to calculate actual bitwidth

make sv_regbase_t public

add sign-extension bitwidth macros

split out sv_reg_t elwidth into separate base class

fixed memory corruption due to use of auto on load_uint64, put elwidth back

stop using auto in mmu.h macro, use type##_t

whoops load_uint64 with auto returned sv_reg_t not uint64_t

const& on more sv_sreg_t usage

const sv_mmu_t functions

stop addr++ in interactive loop

use const& for operators in sv_reg_t

make 2-op rv* const

temporarily comment out setting of elwidth

sv_reg_t seems to be being typecast somewhere, probably to a uint64_t,
and accessing the elwidth corrupts memory

redirect obtaining registers through a common function, get_intreg

redirect through element width, obtain elwidth from CSR reg tables

remove more get_data calls

remove more get_data calls

remove unneeded get_data calls

add sv_mmu.h

clean up sv_reg_t class

use class-based sv_reg_t and sv_sreg_t

bring in new version of sv_reg.h

provide sv_reg_t overrides of more functions so that sv_reg_t can be a class

put sv_mmu override class in place

fix debug printfs

srrl srli srai etc

slli

sll

jalr, mul, rem

fmv/mvlq/fsq

div, fcvt

divuw

divu

div

csrs

csrrc

c_srli

c_slli c_srai

c_lui

c_jalr

c_jal

c_beqz

addi4spn

redirect sreg_t casts through function

typedef on sv_reg_t to reg_t (and signed variant)

still working on redirecting everything through a planned class
that can be polymorphic overloaded... eventually

use unsigned long shift on sv csr setting

forgot to set clroffset

allow 4 CSR entries to be set at a time, on RV64

minor alteration to CSRRWI SETVL / SETMVL to offset immediate by 1

allows CSRRWI to make maximum use of only 5-bit immediate

shuffle CSR offsets around, offset VL and MVL by one

VL and MVL now span from 1 to XLEN rather than 0 to XLEN-1

also making room for M-Mode and S-Mode CSRs

fix compiler warnings on printfs

fix annoying printf warning on fp compiles

whoops deref null pointer

c_beqz sv operational

put RVC_SP at back of cintpatterns list

add rvc_sp redirection/offset overload

also found weird bug where RVC_FRS1/2 were not being detected,
how it was not found earlier is a mystery, code should not
have compiled!

need to check whether SP (reg 2) is used, without redirection

add overload/redirection for WRITE_REG

move design to separate document

drop all lui from restriction on parallelism

disable jal in sv

rv_xxx convert c_xxx

rv_add in lh/sh

rv_add in store

blt and use of rv_add

add rv_ge

add rv_eq and rv_ne

add rv_eq and rv_ne

add rv_gt headers

add rv_sr

add shiftright

add shiftleft and lessthan

missed a mul

replace % operator with rv_rem

replace ^ operator with rv_xor

replace | operator with rv_or

replace & operator with rv_and

replace operator * with rv_mul

add rv_div (signed and unsigned) to replace operator /

redirect subtract through rv_sub

redirect add to rv_add

redirect add to rv_add

bit of a mess: attempted to create a complete arithmetic overload

had to back most of it out, and left in a change to the amo* functions
passing in a 2nd parameter to the higher-order-function

rename _zext_xlen

add sv_reg_t

redirect WRITE_FRD including different types (128/64/32)