sv: Add tests for SV always types

Signed-off-by: David Shah <dave@ds0.me>

proc_dlatch: Add error handling for incorrect always_(ff|latch|comb) usage

Signed-off-by: David Shah <dave@ds0.me>

sv: Correct parsing of always_comb, always_ff and always_latch

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1507 from YosysHQ/clifford/verificfixes

Some fixes in our Verific integration

Correctly treat empty modules as blackboxes in Verific

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Do not rename VHDL entities to "entity(impl)" when they are top modules

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1449 from pepijndevos/gowin

Improvements for gowin support

Remove dff init altogether

The hardware does not actually support it.
In reality it is always initialised to its reset value.

Fix #1462, #1480.

xilinx: Add simulation models for MULT18X18* and DSP48A*.

This adds simulation models for the following primitives:

- MULT18X18 and MULT18X18S (Virtex 2*, Spartan 3)
- MULT18X18SIO (Spartan 3E, Spartan 3A)
- DSP48A (Spartan 3A DSP) — implemented in terms of DSP48A1
- DSP48A1 (Spartan 6)

add help for nowidelut and abc9 options

Merge pull request #1497 from YosysHQ/mwk/extract-fa-fix

Fix #1496.

Merge pull request #1494 from whitequark/write_verilog-extmem

write_verilog: add -extmem option, to write split memory init files

Fix #1496.

write_verilog: add -extmem option, to write split memory init files.

Some toolchains (in particular Quartus) are pathologically slow if
a large amount of assignments in `initial` blocks are used.

Merge pull request #1492 from YosysHQ/dave/wreduce-fix-arst

wreduce: Don't trim zeros or sext when not matching ARST_VALUE

Merge branch 'master' of https://github.com/YosysHQ/yosys into gowin

ecp5: Use new autoname pass for better cell/net names

Signed-off-by: David Shah <dave@ds0.me>

wreduce: Don't trim zeros or sext when not matching ARST_VALUE

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1490 from YosysHQ/clifford/autoname

Add "autoname" pass and use it in "synth_ice40"

Merge pull request #1444 from btut/feature/python_wrappers/globals_and_streams

Python Wrappers: Expose global variables and allow logging to python streams

Merge pull request #1465 from YosysHQ/dave/ice40_timing_sim

ice40: Support for post-place-and-route timing simulations

Merge branch 'makaimann-label-bads-btor'

Use cell name for btor bad state props when it is a public name

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'label-bads-btor' of https://github.com/makaimann/yosys into makaimann-label-bads-btor

Add "autoname" pass and use it in "synth_ice40"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1488 from whitequark/flowmap-fixes

flowmap: fix a few crashes

Merge pull request #1486 from YosysHQ/clifford/fsmdetectfix

Bugfix in fsm_detect

Update fsm_detect bugfix

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in fsm_detect

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1484 from YosysHQ/clifford/cmp2luteqne

Do not map $eq and $ne in cmp2lut, only proper arithmetic cmp

Add an info string symbol for bad states in btor backend

flowmap: when doing mincut, ensure source is always in X, not X̅.

Fixes #1475.

flowmap: don't break if that creates a k+2 (and larger) LUT either.

Fixes #1405.

fix fsm test with proper clock enable polarity

Merge branch 'master' of https://github.com/YosysHQ/yosys into gowin

Fixed tests

Do not map $eq and $ne in cmp2lut, only proper arithmetic cmp

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1470 from YosysHQ/clifford/subpassdoc

Add CodingReadme section on script passes

Add check for valid macro names in macro definitions

Signed-off-by: Clifford Wolf <clifford@clifford.at>

fix wide luts

synth_xilinx: Merge blackbox primitive libraries.

First, there are no longer separate cell libraries for xc6s/xc7/xcu.
Manually instantiating a primitive for a "wrong" family will result
in yosys passing it straight through to the output, and it will be
either upgraded or rejected by the P&R tool.

Second, the blackbox library is expanded to cover many more families:
everything from Spartan 3 up is included.  Primitives for Virtex and
Virtex 2 are listed in the Python file as well if we ever want to
include them, but that would require having two different ISE versions
(10.1 and 14.7) available when running cells_xtra.py, and so is probably
more trouble than it's worth.

Third, the blockram blackboxes are no longer in separate files — there
is no practical reason to do so (from synthesis PoV, they are no
different from any other cells_xtra blackbox), and they needlessly
complicated the flow (among other things, merging them allows the user
to use eg. Series 7 primitives and have them auto-upgraded to
Ultrascale).

Last, since xc5v logic synthesis appears to work reasonably well
(the only major problem is lack of blockram inference support), xc5v is
now an accepted setting for the -family option.

Fix write_aiger bug added in 524af21

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add CodingReadme section on script passes

Signed-off-by: Clifford Wolf <clifford@clifford.at>

don't cound exact luts in big muxes; futile and fragile

add IOBUF

add tristate buffer and test

do not use wide luts in testcase

actually run the gowin tests

More formatting

really really fix formatting maybe

undo formatting fuckup

add wide luts

add 32-bit BRAM and byte-enables

Merge pull request #1393 from whitequark/write_verilog-avoid-init

write_verilog: do not print (*init*) attributes on regs

ALU sim tweaks

Improve naming scheme for (VHDL) modules imported from Verific

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1455 from YosysHQ/dave/ultrascaleplus

Add BRAM and URAM mapping for UltraScale[+]

Add "verific -L"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ice40: Add post-pnr ICESTORM_RAM model and fix FFs

Signed-off-by: David Shah <dave@ds0.me>

ice40: Support for post-pnr timing simulation

Signed-off-by: David Shah <dave@ds0.me>

xilinx: Add URAM288 mapping for xcup

Signed-off-by: David Shah <dave@ds0.me>

xilinx: Add support for UltraScale[+] BRAM mapping

Signed-off-by: David Shah <dave@ds0.me>

Bugfix in smtio vcd handling of $-identifiers

Signed-off-by: Clifford Wolf <clifford@clifford.at>

xilinx: Support multiplier mapping for all families.

This supports several older families that are not yet supported for
actual logic synthesis — the intention is to add them soon.

Merge pull request #1452 from nakengelhardt/fix_dsp_mem_reg

Call memory_dff before DSP mapping to reserve registers (fixes #1447)

Add some tests

Copied from Efinix.

* fsm is broken
* latch and tribuf are not implemented yet
* memory maps to dram

add a few more missing dff

Add "verilog_defines -list" and "verilog_defines -reset"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of "restrict" in Verific front-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

add negedge DFF

use ADDSUB ALU mode to remove inverters

Merge branch 'master' of https://github.com/YosysHQ/yosys into gowin

ecp5: Pass -nomfs to abc9

Fixes #1459

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1457 from xobs/python-binary-name

Makefile: don't assume python is called `python3`

Makefile: don't assume python is called `python3`

On some architectures, notably on Windows, the official name for the
Python binary from python.org is `python`.  The build system assumes
that python is called `python3`, which breaks under this architecture.

There is already infrastructure in place to determine the name of the
Python binary when building PYOSYS.  Since Python is now always required
to build Yosys, enable this check universally which sets the
`PYTHON_EXECUTABLE` variable.

Then, reuse this variable in other Makefiles as necessary, rather than
hardcoding `python3` everywhere.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #1454 from YosysHQ/mmicko/common_tests

Share common tests

fixed error

Unify verilog style

Common memory test now shared

Remove not needed tests

Share common tests

fix yosys path

Fix path to yosys

Moved all tests in arch sub directory

Add async2sync

Merge pull request #1435 from YosysHQ/mmicko/efinix

Add tests for Efinix architecture (contd)

Merge branch 'master' into mmicko/efinix

Merge pull request #1434 from YosysHQ/mmicko/anlogic

Add tests for Anlogic architecture (contd)

Merge branch 'master' into mmicko/anlogic

Merge pull request #1421 from YosysHQ/eddie/pr1352

Add tests for ECP5 architecture (contd)

Merge branch 'master' into eddie/pr1352

Merge pull request #1420 from YosysHQ/eddie/pr1363

Add tests for Xilinx architecture (contd)

hierarchy - proc reorder

hierarchy - proc reorder

hierarchy - proc reorder

hierarchy - proc reorder

Call memory_dff before DSP mapping to reserve registers (fixes #1447)

Make equivalence work with latest master

remove not needed top module