Add notes regarding CI usage

Handle rdly customization

Remove unnecessary signal reset

Rework burstdet CSR code

Fix granularity and sel in UARTBridge

Fix ECPIX585Platform to work with the latest commits in nmigen-boards

Rework CSR interface for PHY

Use 0x00BA0BAB instead of 0x12345678 for better readability

Remove commented DDR3 resource definition

Fix write timings

Replace Switch with If statement, indentation fixup

Remove DQSPattern

Apply changes from LiteDRAM#fa7d91a

Fix code styling

Adding test for tXXDController

Add simple test for DQSPattern

Disable SSH access for successful builds

Simplify parameters code for DQSPattern

Remove unused code (PHYPadsCombiner/PHYPadsReducer)

Fix code styling

Set SEL when reading

Remove useless signal

Use PinsN when possible (fixes #27)

Simplify PHY read code

Use XDR for RAS#, CAS#, WE#, CLK_EN and ODT

Code cleaning in ECP5 PHY

Use XDR for ba pins

Use XDR for address pins

Fix when there are multiple clocks

Use nMigen's XDR for DDR clk

Remove unused signal

Fix code styling

Remove adaptation code

Remove get_port() function

Add test for _AntiStarvation timer duration

Fix code styling

Use the right domain

Fix PHY issues

Reduce delay between wishbone_write

Factor MRx setting code

Log DRAM commands

Put proc_rmdead after proc_mux

Name each BankMachine instance to improve VCD output

Fix CRG parameters

Fix DQS_N errors

Add more read transactions, add checks,  ASAP

Remove event in ECP5DDRPHY

Remove comment

Use assertions in simsoc testbench

Add logging and delays to the simulation to make it run better at faster speeds

Tweak yosys script

Backport modifications from example's CRG

Write logic equivalences in a clearer way

Make Micron model read the mem_init.txt file

Make gram simulations faster

Add initial memory content

Add early code for RAM calibration

Expose DFII functions to other objects

Increase UART bridge speed in simulation, decrease simulation time

Log RAM signals

Fix code styling

Remove arbiter from headless-ecpix5 example

Use random values for memtest

Per bytes error highlighting

Make _AddressSlicer an elaboratable

Update amount of tests

Remove unnecessary arbiter

Fix timings in libgram

Reduce POR duration

Fix gearing and UART speed

Add additional opt+clean and print stats

Make full use of the native port

Fix gearing

Fix FakePHY bank emulation

Remove UnusedElaboratable warning

Fix memtest tests (missing parenthesis)

Add more memory tests

Remove unused files

Put every gram component in the dramsync clock domain

Use clock freq from platform

Use R02 platform file

Externalize CRG

Fix DDR3 module parameter

Fix code styling

Add a name to timing_checker submodule

Rework headless client interface

Improve simulation output: add names to submodules

Don't test for tREFI=1 in RefreshTimer

Add more R/W operations in test_soc

Add script for launching unit tests with fail fast enabled

Remove GTKW files

Fix formal checks for RefreshTimer

Fix tests for _AntiStarvation

Fix code styling

Rename VCD file output

Rename tests, add interleaved read/write test

Implement a memory in the bank simulator, check for R/W operations functionnality

Fix timings in simulation to prevent tDLLK errors

Add POR start/end logging in simsoc testbench

Make power-on delay signal synchronous