Rework RAM port for nMigen compliance

Rename LiteDRAM to gram

Connect dramcore to SoC bus in ECPIX-5 example

Rename LiteDRAM to gram

Use CSRPrefixProxy for exposing CSR

Add CSRPrefixProxy to gram.compat

Update documentation

Add early code for libgram

Fix bugs in ECP5DDRPHY instanciation

Cleaning repo

Migrate FIFO frontend from Migen to nMigen

Rework DFI interface code

Clean unused code

Add copyright

Remove setaddr for submodule instanciation

Fix multiple drive issue

Add copyright

Fix PLL

Remove bandwidth meter

Fix direction in stream assignment

Fix typo

Remove useless variable

Fix signal drive error

Fix multi-driven signals in refresher

Bugfixing

Correct nMigen transition bugs

Add dram core as submodule

More nMigen conversion and fixes

Add second clock

Remove diff pairs in ECPIX5Platform

There is a weird issue occuring with diff pairs for clk and dqs signals. I double checked if those pins could be used for differential signals and it seems ok.

Initial commit