Bugfixes in writing of memories as Verilog

Fixed segfault in AstNode::asReal

Added read-enable to memory model

Added pivoting to qwp solver

Improved qwp performance

Added statistics summary to "qwp"

Fixed memory_bram for ROMs in BRAMs with write-enable inputs

Fixed AstNode::mkconst_bits() segfault on zero-sized constant

Added read_verilog -nodpi

Bugfix in handling of multi-dimensional memories

Warning for $display/$write outside initial block

Fixed support for $write system task

Fixed detection of "task foo(bar);" syntax error

Fixed multi-level prefix resolving

Fixed segfault on invalid verilog constant 1'b_

Fixed emcc build

Do not detect fsm state registers with init attribute

Bugfix in "qwp" pass

Improvements and fixes in "qwp" pass

Added "qwp -dump"

Added "qwp" command

Improvements to $display system task

Added nlutmap

Added lut2mux pass

Cosmetic fix in Module::addLut()

Added buffer detection to "abc -lut"

Renamed GreenPAK4 cells, improved GP4 DFF mapping

Added support for "dfflibmap -liberty +/..."

Added detection of "mux inverter" chains in opt_const

Added $logic_not handling to fsm_detect

Added $finish and $display to README

Merge branch 'feat-finish-disp'

Added AST_INITIAL checks for $finish and $display

Initial implementation of $display()

Initial implementation of $finish()

Fixed copy&paste typo in synth_greenpak4

Added GreenPAK4 skeleton

Fixed sharing of $memrd cells

Fixed ice40 handling of negclk RAM40

Fixed port ordering in "splitnets" cmd

gcc-4.6 build fixes

Removed unnecessary cast.

Microsoft Visual C++ fixes in hashlib; template specializations on int32_t and int64_t.

Microsoft Visual C++ fix for log.h.

Fixed iopadmap help message

Added SigMap::allbits()

Using dict<> and pool<> in alumacc pass

Added "yosys-smt2-wire" tag support to smt2 back-end

Fixed handling of memory read without address

Switched to Python 3

Added sat -show-regs, -show-public, -show-all

Bugfix in fsm_detect for complex muxtrees

Properly clean up unused "init" attributes

Small corrections to const2ast warning messages

Check base-n literals only contain valid digits

Warn on literals exceeding the specified bit width

Merge pull request #72 from cseed/master

Added .travis.yml.

Added .travis.yml.

Another bugfix for ice40 and xilinx brams_init make rules

Fixed Makefile rules for generated share files

Added $tribuf and $_TBUF_ sim models

Added tribuf command

Added $tribuf and $_TBUF_ cell types

Fixed opt_clean handling of inout ports

Fixed generation of smt2 concat statements

Fix version strings for out-of-tree builds

Still assumes source tree is a git repository

Another block of spelling fixes

Smaller this time

Keep gcc from complaining about uninitialized variables

Re-created command-reference-manual.tex, copied some doc fixes to online help

Spell check (by Larry Doolittle)

Merge branch 'master' of github.com:cliffordwolf/yosys

More ASCII encoding fixes

Fixed CRLF line endings

Some ASCII encoding fixes (comments and docs) by Larry Doolittle

Added "write_smt2 -regs"

Fixed "make clean" for out-of-tree builds

Adjust makefiles to work with out-of-tree builds

This is based on work done by Larry Doolittle

Improved handling of "keep" attributes in hierarchical designs in opt_clean

Fixed hashlib for 64 bit int keys

Added SMV back-end 'test_cells.sh' script

Merge pull request #70 from gaomy3832/bugfix

Remove unused blackbox modules in opt_clean.

Remove unused blackbox modules in opt_clean.

Bugfix for cell hash cache option in opt_share.

Fixed handling of [a-fxz?] in decimal constants

Added missing ct_all setup to opt_clean

Bugfix for cell hash cache option in opt_share.

Use MEMID as name for $mem cell

Merge pull request #69 from zeldin/master

Added iCE40 WARMBOOT cell

Added iCE40 WARMBOOT cell

Remove some very strange whitespace in btor.cc (by Larry Doolittle)

Bugfix in SMV back-end for partially unassigned wires

Added ENABLE_LIBYOSYS Makefile option

Added $assert support to SMV back-end

Added libyosys.so build

Merge pull request #68 from zeldin/master

Add -noautowire option to verilog frontend

Add -noautowire option to verilog frontend

Added WORDS parameter to $meminit

Fixed flatten $meminit handling

Improvements in BLIF back-end

Fixed nested mem2reg