LX -> LP

Round not floor

Add LP timings

LX -> LP

Merge remote-tracking branch 'origin/eddie/fix_carry_wrapper' into xaig_arrival

Add run-test.sh too

Do not overwrite LUT param

Add SB_CARRY to ice40_opt test

Add ice40_opt test

Do not overwrite LUT param

Add SB_CARRY to ice40_opt test

Add ice40_opt test

Revert "Revert "Fix omode which inserts an output if none exists (otherwise abc9 breaks)""

This reverts commit 8f0c1232d7c511a6473f4581e4c27a90088cedb7.

Revert "Output "h" extension only if boxes"

This reverts commit 399ac760ff2bf4a7d438ed388820e7bfb511de6b.

Merge remote-tracking branch 'origin/eddie/fix_carry_wrapper' into xaig_arrival

Trailing comma

Adapt to $__ICE40_CARRY_WRAPPER

Revert "Remove $__ICE40_FULL_ADDER handling from ice40_opt; cannot reason with"

This reverts commit 2aedee1f0e0f6a6214241f51f5c12d4b67c3ef6f.

Add arrival times for HX devices

Specify ice40 family to cells_sim.v using define

Merge remote-tracking branch 'origin/eddie/fix_carry_wrapper' into xaig_arrival

Remove $__ICE40_FULL_ADDER handling from ice40_opt; cannot reason with

CARRY_WRAPPER in the same way since I0 and I3 could be used

Update box size and timings

Update to new $__ICE40_CARRY_WRAPPER

Account for D port being a constant

Merge branch 'eddie/xilinx_srl' into xaig_arrival

Merge remote-tracking branch 'origin/master' into xaig_arrival

Merge pull request #1334 from YosysHQ/clifford/async2synclatch

Add $dlatch support to async2sync

No need to replace Q of slice since $shiftx is autoremove-d

Add (* clkbuf_sink *) to SRLC16E, reorder ports to match vendor

More cleanup

More cleanup

Do not use default_params dict, hardcode default values, cleanup

Add .gitignore

Use test_pmgen for xilinx_srl

Always generate if no match

Rename test_pmgen arg xilinx_srl.{fixed,variable}

Do not simplemap for variable test

Add xilinx_srl test

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge pull request #1332 from YosysHQ/dave/ecp5gsr

ecp5: Add GSR and SGSR support

Merge pull request #1335 from YosysHQ/clifford/paramap

Add "paramap" pass

Fix typo

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "paramap" pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add $dlatch support to async2sync

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1325 from YosysHQ/eddie/sat_init

In sat: 'x' in init attr should be ignored

xilinx: Add SRLC16E primitive.

Fixes #1331.

Merge pull request #1292 from YosysHQ/mwk/xilinx_bufgmap

Add clock buffer insertion pass, improve iopadmap.

Ignore all 1'bx in (* init *)

Revert to using clean

improve clkbuf_inhibit propagation upwards through hierarchy

ecp5: Add GSR support

Signed-off-by: David Shah <dave@ds0.me>

Add "make bumpversion"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Missing close bracket

Revert "In sat: 'x' in init attr should not override constant"

This reverts commit 2b37a093e95036b267481b2dae2046278eef4040.

Remove leftover header

Improve xilinx_srl.fixed generate, add .variable generate

Account for maxsubcnt overflowing

Add xilinx_srl_pm.variable to test_pmgen

Populate generate for xilinx_srl.fixed pattern

Add xilinx_srl_fixed, fix typos

Merge branch 'master' into eddie/xilinx_srl

Improve tests to check that clkbuf is connected to expected

Merge branch 'master' into mwk/xilinx_bufgmap

Remove dupe in CHANGELOG, missing end quote

Merge tag 'yosys-0.9'

Yosys 0.9

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1112 from acw1251/pyosys_sigsig_issue

Fixed pyosys commands returning RTLIL::SigSig

Wire with init on FF part, 1'bx on non-FF part

Merge pull request #1327 from YosysHQ/clifford/pmgen

Add pmgen slices and choices

Create new $__XILINX_SHREG_ cell for variable length too

Do not allow Q of last cell of variable length SRL to be (* keep *)

Also add first.Q to chain_bits since variable length

Do not enforce !EN_POLARITY on $dffe

Create new cell for fixed length SRL

Cleanup FDRE matching

Add undocumented feature

Oops don't need a finally block

Keep track of bits in variable length chain, to check for taps

Don't forget $dff has no EN

Same for variable length

Filter on en_port for fixed length

Check clock is consistent

Fix last_cell.D

Revert "Add a unique argument to pmgen's nusers()"

This reverts commit 1d88887cfdbeedff7dce9024d8fb4ceb014cb2ef.

Revert "Fix polarity"

This reverts commit 9cd23cf0feda3e12ceda1f8fa5d28d2b38f2314d.

Fix polarity

Check for non unique nusers/fanouts

Add a unique argument to pmgen's nusers()

Update doc

Remove (* init *) entry when consumed into SRL

Merge branch 'xaig_arrival' of github.com:YosysHQ/yosys into xaig_arrival

Cleanup

Revert to upstream

Fix spacing

Remove unused model

indo -> into

indo -> into

Forgot to slice

Cope with possibility that D could connect to Q on same cell