Add Mercury development board (port from MiSoC)

boards/platforms: fix IOStandard on sfp_tx_disable_n pins

build/xilinx/programmer: add target parameter to load_bitstream to select jtag programmer

boards/platforms/kcu105: add sma/sfp ios

boards/platforms/kc705: add sma/sfp/xadc ios

build/lattice/diamond: add jedec file generation

build/xilinx/vivado: set_property library only supported for vhdl

boards/plaforms: add FMC LPC connector to nexys_video

boards/targets: add dram to arty and nexys_video

build/lattice/diamond: remove use of tools.mkdir_noerror

boards/targets: remove build and load parameters on arty and nexys_video (consistency with others targets)

boards/kc705: store bios in flash as it's done for others litex targets (we could use flash in custom designs)

boards/platforms/kcu105: add ddr4 dram pinout

boards/platforms/nexys_video: fix IOStandards on hdmi_in

boards/platforms/kcu105: add DP4 to DP7 to HPC connector

build/xilinx/programmer: remove open_hw_target parameters on VivadoProgrammer (now works for ultrascale)

soc/cores/flash/spi_flash: remove bitbanging comment (no longer supported)

boards/platforms/kcu105: fix GBTCLK0_M2C/GBTCLK1_M2C pins

boards/platforms/kcu105: add user_sma_clock_p/n

boards/platforms/kcu105: add user_btns, user_dip_btns, clk300, i2c, spi_flash, rotary hdmi, pcie

boards/platforms/kcu105: add LPC connector

boards/platforms/kcu105: add user sma clock and HPC connector

boards/platforms: add minimal kcu105 platform

soc/integration/soc_core: use cpu_reset_address = self.mem_map["rom"] when using integrated_rom

boards/platform/arty: add spiflash_4x/spiflash_1x to test SpiFlashDualQuad and SpiFlashSingle

add SpiFlashSingle and rename SpiFlash to SpiFlashDualQuad

Merge pull request #19 from mithro/master

Adding paths for vivado.

Adding paths for vivado.

Merge pull request #14 from mithro/spiflash2

spi_flash: fix bitbang with spi_width=1

soc/software/main: fix double serialboot (merge issue)

Merge pull request #17 from mithro/master

Fixing missing csr_constant/config support.

Fixing missing csr_constant/config support.

Missed as part of misoc merge at ff31959aea1e3815d95798996c3999f122314ae6.

Merge pull request #16 from mithro/master

Fixing accidental revert in merge commit.

Fixing accidental revert in merge commit.

merge most of misoc 54e1ef82 and migen e93d0601 changes

Merge pull request #15 from joeladdison/master

Add strcasecmp function to lib

gen/genlib/cdc: add GrayDecoder from misoc

Add strcasecmp function to lib

soc/tools/litex_term.py: fix reader for c = b"\r" case

soc/interconnect/stream/: add busy signal to PipelinedActor

spi_flash: fix bitbang with spi_width=1

Merge pull request #13 from mithro/master

Raise AttributeError.

Raise AttributeError.

Makes hasattr work correctly.

Merge pull request #12 from mithro/makefile-fix

Fix Makefile dependency inclusion for other software.

Fix Makefile dependency inclusion for other software.

Merge pull request #11 from mithro/file-dont-change

Only require rebuild on actual changes

Merge pull request #10 from mithro/etherbone

Patches to make it easier to work with Etherbone

Allow CSRElement objects to be autocompleted.

Provide csr_data_width via the constants.

bios: Include dependency rebuild info.

main.o is not a phony target.

Use write_to_file helper.

Don't modify file if contents hasn't changed.

Make the csv directory if it doesn't exist.

litex/boards: add machxo3 starter kit platform

litex/build: move xcf_template to platform (xcf is specific to platform)

soc/software/bios/main: revision command becomes ident

soc/software/bios: remove dataflow

litex_term: nicer progress bar

build/xilinx/vivado: fix settings source on linux

Merge pull request #9 from mithro/vprintf-fix

libbase: Adding missing vprintf function.

Merge pull request #7 from mithro/master

soc/software/Makefile: Fix Makefile depend generation.

libbase: Adding missing vprintf function.

Fixes #8.

```
int vprintf(const char *format, va_list ap);

The functions vprintf(), vfprintf(), vsprintf(), vsnprintf() are equivalent to
the functions printf(), fprintf(), sprintf(), snprintf(), respectively, except
that  they  are  called  with  a  va_list instead of a variable number of
arguments.
```

soc/software/Makefile: Fix Makefile depend generation.

Previously the flags were not actually set and the *.d files were never
actually generated.

boards/targets/sim: fix

ElasticBuffer: infer reset

gen/genlib/cdc: add ElasticBuffer

boards/platforms: add papilio_pro

soc/tools/remote: allow direct use of comm_udp and some fixes

build/xilinx/ise: remove debug print

setup.py: remove litex_client from console_scripts, we just need to import RemoteClient in our test scripts

build/xilinx/ise: fix top name

boards/targets/sim: desactivate refresh for simulation

soc/tools/remove/comm_uart: limit write bursts to 8 32bits words

gen/sim/vcd: allow continous update of vcd file and dynamic signals

With continous update, VCD header needs to be writen at the beginning of the simulation.
When a new signal is created, we rewrite the header and the content.

build/sim/dut_tb: add bottom line on surface to show frame count

gen/sim/core: add Display support

gen/fhdl/structure: fix Display

build/sim/dut_tb: rename needs to wait

buid/sim: add vga framebuffer with SDL

adapt to litedram changes

soc/integration/soc_dram: sync with litedram

boards/targets/sim: update litedram

gen/fhdl: add Display for debug in simulation

boards/targets: SDRAM modules are now litedram.modules

targets: remove sdram_controller_type parameter (minicon removed)

soc/integration/soc_sdram: use new LiteDRAM names

soc_sdram: remove minicon support (we will make lasmicon more configurable to reduce ressource usage)

software/sdram: cleanup artix7 init

setup.py: fix version (0.1)

move sdram code to litedram (https://github.com/enjoy-digital/litedram)

gen/fhdl/verilog: add do in reserved_keywords

soc/integration/soc_sdram: always generate L2_SIZE constant

soc/software/bios/sdram: add sdrlevel_artix7 (bitslip and delays have to be found manually)

boards/platforms/arty: use 1.5V and the 16bits instead of only 8bits

soc/interconnect/wishbone: add FlipFlop (should be removed)

platforms/arty: add missing address pins, was not going to work :(

gen/genlib/record: fix connect

gen/genlib/record: fix connect

boards/platforms/nexys_video: use TDMS_33 on hdmi