ARM: Flesh out the 32 bit thumb store single instructions.

ARM: Implement the 32 bit thumb load word instructions.

ARM: Add an operand for accessing the current PC.

ARM: Flesh out 32 bit thumb load word decoding.

ARM: Implement some 32 bit thumb data processing immediate instructions.

ARM: Replace the "never" condition with the "unconditional" condition.

ARM: Add a base class for 32 bit thumb data processing immediate instructions.

ARM: Add a function to decode 32 bit thumb immediate values.

ARM: Expand the decoding for 32 bit thumb data processing immediate instructions.

ARM: Stub out the 32 bit Thumb portion of the decoder.

ARM: Add bitfields for 32 bit thumb.

ARM: Decode VFP instructions.

ARM: Stub out the 16 bit thumb decoder.

ARM: Add thumb bitfields to the ExtMachInst and the isa definition.

ARM: Make the decoder handle thumb instructions separately.

--HG--
rename : src/arch/arm/isa/decoder.isa => src/arch/arm/isa/armdecode.isa
rename : src/arch/arm/isa/decoder.isa => src/arch/arm/isa/thumbdecode.isa

ARM: Add a thumb bit bitfield.

ARM: Make the predecoder handle Thumb instructions.

ARM: Make sure ExtMachInst is used consistently instead of regular MachInst.

ARM: Add a bitfield for setting the regular, inst bits of an ExtMachInst.

ARM: Add a bit to the ExtMachInst to select thumb mode.

ARM: Allow ARM processes to start in Thumb mode.

ARM: Detect thumb mode elf images.

ARM: Add a new base class for instructions that can do an interworking branch.

ARM: Track the current ISA mode using the PC.

ARM: Fix custom writer/reader code for non indexed operands.

ARM: Remove IsControl from operands that don't imply control transfers.

Also remove IsInteger from CondCodes.

ARM: Adjust some copyrights

style: clean up ruby's Set class

Further cleanup should probably be done to make this class be non-Ruby
specific and put it in src/base.

There are probably several cases where this class is used, std::bitset
could be used instead.

x86: put back code that I accidentally deleted

copyright: Change HP copyright on x86 code to be more friendly

BPRED: Update one missing regression

SPARC: Implement the version of movcc that uses the fp condition codes.

Automated merge with ssh://m5sim.org//repo/m5

BPRED: Update regressions for tournament predictor fix.

BPRED: Fixed the treshold-bug in the tournament predictor.

Suppose the saturating counters of a branch predictor contain n bits.  When the
counter is between 0 and (2^(n-1) - 1), boundaries included, the branch is
predicted as not taken.  When the counter is between 2^(n-1) and (2^n - 1),
boundaries included, the branch is predicted as taken.

X86: Make the cvti2f microop sign extend its integer source correctly.

The code was using the wrong bit as the sign bit. Other similar bits of code
seem to be correct.

X86: Actual change that fixes div. How did that happen?

X86: The logic that handled the recently fixed corner case for div wasn't quite right.

Merge.

X86: Update the stats for the new aux vectors in the ruby regression.
I forgot to turn on ruby when updating the stats before.

macos: MacOS has deprecated getdirentries, so just disable the code.
Hopefully it isn't used much

compile: don't #include unnecessary stuff
Time from base/time.hh has a name clash with Time from Ruby's
TypeDefines.hh.  Eventually Ruby's Time should go away, so instead of
fixing this properly just try to avoid the clash.

X86: Update stats for the updated auxilliary vectors.

X86: Update the base aux vector X86 processes install.

X86: Sometimes CPUID depends on ecx, so pass that in.

Statetrace: Fix compile problems with the AMD64 version of statetrace.

X86: Finally fix a division corner case.

When doing an unsigned 64 bit division with a divisor that has its most
significant bit set, the division code would spill a bit off of the end of a
uint64_t trying to shift the dividend into position. This change adds code
that handles that case specially by purposefully letting it spill and then
going ahead assuming there was a 65th one bit.

config: fix assertion for x86 in FSConfig.py

stats: make simTicks and simFreq accessible from stats.hh

callback: Make helper functions that create callback objects for you
clean up callback stuff a little bit while we're at it.

event: Allow EventWrapper to take an object reference

scons: don't maintain files in sorted order
This causes builds to happen in sorted order rather than in
declaration order. This gets annoying when you make a global change
and then you notice that the files that are being compiled are jumping
around the directory hierarchy.

tick: rename Clock namespace to SimClock

eventq: move EventQueue constructor to cc file
Also make copy constructor and assignment operator private.

inorder: update regressions for fwd-ing patch

inorder: timing for inst forwarding
when insts execute, they mark the time they finish to be used for subsequent isnts
they may need forwarding of data. However, the regdepmap was using the wrong
value to index into the destination operands of the instruction to be forwarded.
Thus, in some cases, we are checking to see if the 3rd destination register
for an instruction is executed at a certain time, when there is only 1 dest. register
valid. Thus, we get a bad, uninitialized time value that will stall forwarding
causing performance loss but still the correct execution.

eventq: allow an implicit cast from an EventManager to an EventQueue *

eventq: Clean up some flags
- Make the initialized flag always available, not just in debug mode.
- Make the Initialized flag actually use several bits so it is very
unlikely that something that's uninitialized accidentally looks
initialized.
- Add an initialized() function that tells you if the current event is
indeed  initialized.
- Clear the flags on delete so it can't be accidentally thought of as
initialized.
- Fix getFlags assert statement.  "How did this ever work?"

eventq: Make priorities just an integer instead of an enum.
Symbolic names should still be used, but this makes it easier to do
things like:
Event::Priority MyObject_Pri = Event::Default_Pri + 1

Remember that higher numbers are lower priority (should we fix this?)

refcnt: no default copy contructor or copy operator
We shouldn't allow these because the default versions will copy
the reference count which is definitely not what we want.

ruby: get rid of gems_common/util.hh and .cc and use stuff in src/base

ruby: get "using namespace" out of headers
In addition to obvious changes, this required a slight change to the slicc
grammar to allow types with :: in them.  Otherwise slicc barfs on std::string
which we need for the headers that slicc generates.

style: another ruby style pass

style: cleanup the Ruby Tester

m5: merge inorder updates

inorder: update twolf/vortex regressions

inorder: write-hints bug fix
make sure to only read 1 src reg. for write-hint and any other similar
'store' instruction. Reading the source reg when its not necessary
can cause the simulator to read from uninitialized values

CPU: Added comments to address translation classes.

ruby: continue style pass

regress: add some new options
add -n/--no-exec which doesn't execute scons, but just prints the command line
add -j0 which tries to calculate how many cpus you have
add -D/--build-dir to specify a build directory other than ./build

cpu: get rid of uncached access "events"
These recordEvent() calls could cause crashes since they
access the req pointer after it's potentially been
deleted during a failed translation call.  (Similar
problem to the traceData bug fixed in the previous cset.)

Moving them above the translation call (as was done
recentlyi in cset 8b2b8e5e7d35) avoids the crash
but doesn't work, since at that point we don't know if
the access is uncached or not.

It's not clear why these calls are there, and no one
seems to use them, so we'll just delete them.  If they
are needed, they should be moved to somewhere that's
guaranteed to be after the translation completes but
before the request is possibly deleted, e.g., in
finishTranslation().

cpu: fix exec tracing memory corruption bug
Accessing traceData (to call setAddress() and/or setData())
after initiating a timing translation was causing crashes,
since a failed translation could delete the traceData
object before returning.

It turns out that there was never a need to access traceData
after initiating the translation, as the traced data was
always available earlier; this ordering was merely
historical.  Furthermore, traceData->setAddress() and
traceData->setData() were being called both from the CPU
model and the ISA definition, often redundantly.

This patch standardizes all setAddress and setData calls
for memory instructions to be in the CPU models and not
in the ISA definition.  It also moves those calls above
the translation calls to eliminate the crashes.

m5merge(2): another merge of regression stats

inorder: update hello world for alpha and mips

m5merge: ruby + inorder
automerge of updated inorder regressions and ruby style pass

inorder: update twolf regression

inorder: update vortex regression

ruby: style pass

inorder: import name for addtl. bpred stats

inorder: fix squash bug in branch predictor

inorder: fix address list bug

ruby: improved isReadWrite fix me comment

ruby: Regression updates for new ruby config locations

ruby: Removed the unnecessary MachineType message fields

ruby: Reorganized Ruby topology and protocol files

--HG--
rename : configs/ruby/MESI_CMP_directory.py => configs/ruby/protocols/MESI_CMP_directory.py
rename : configs/ruby/MI_example.py => configs/ruby/protocols/MI_example.py
rename : configs/ruby/MOESI_CMP_directory.py => configs/ruby/protocols/MOESI_CMP_directory.py
rename : configs/ruby/MOESI_CMP_token.py => configs/ruby/protocols/MOESI_CMP_token.py
rename : configs/ruby/MOESI_hammer.py => configs/ruby/protocols/MOESI_hammer.py
rename : configs/ruby/networks/MeshDirCorners.py => src/mem/ruby/network/topologies/MeshDirCorners.py

added sparse memory support to hammer

ruby: Disable adaptive routing by for faster simulation perf.

ruby: Changed the default set size to 1

Previously, the set size was set to 4.  This was mostly do to the fact that a
crazy graduate student use to create networks with 256 l2 cache banks.  Now it
is far more likely that users will create systems with less than 64 of any
particular controller type.  Therefore Ruby should be optimized for a set size
of 1.

ruby: Reordered protocol buffers

Reordered vnet priorities to agree with PerfectSwitch for protocols MI_example,
MOESI_CMP_token, and MOESI_hammer

ruby: Adds configurable bit selection for numa mapping

ruby: Added flag to disable mem_vec allocation

The RubySystem flag no_mem_vec will disable Ruby from allocating it's memory
data array.

ruby: Ruby support for sparse memory

The patch includes direct support for the MI example protocol.

ruby: Finally removed bash code cira. 2001ish!

ruby: Ruby support for LLSC

ruby: Minor dma latency initialization fix

ruby: Fix multiple wakeups in Ruby Eventqueue

Fix bug in Ruby Event queue to avoid multiple wakeups of same consumer in
same cycle

ruby: Removed the obsolete file specified network files

ruby: Added copyright to many Ruby *.py files

ruby: removed ruby.config from configs/example

ruby: Fixed small data msg bug in MOESI_hammer-dir