Merge pull request #2 from larsclausen/master

migen patches

Use enumerate(x) instead of zip(range(x), x)

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

fhdl/namer: Add support for STORE_DEREF opcode

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

Lower required python version to 3.1

migen is confirmed to work fine with python 3.1, so lower the required version
from 3.2 to 3.1.

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

examples/wb_intercon: update to new APIs

fhdl/namer: extract variable names with bytecode inspection

fhdl: do not prefix instance signal names

Remove explicit bus names and rely on the new automatic namer

fhdl: support memory read enable

fhdl: make WRITE_FIRST default

doc: memories

fhdl: memories working

fhdl/verilog: clean up signal classification and support memory descriptions

fhdl/structure: memory description

doc: cosmetic changes

doc: ASMI description

Remove duplicate logo

doc: refactor

flow/ala: fix typo for And (thanks Lars)

Logo

Use meaningful class names

Include fragment pads in pre-naming dictionary

namer/trace_back: behave on None code_context

Fix instance support

Include unused I/Os in pre-naming dictionary and register signals with name_override

Remove NoContext

Only include context prefix when necessary

Fix disjoint namespace test

Always include last step in names

New naming system: second attempt

examples/corelogic_conv: use two dividers

corelogic/record: empty default name

New naming system beginning to work

fhdl: new naming system (broken)

actorlib/control: 'for' generator

dma_wishbone: small syntax simplification thanks to None statements

fhdl: allow None statements

wishbone_dma: convert to new endpoint API and fix some bugs

bus: list signals

flow: saner endpoint management

Wishbone: omit fixed LSBs

actorlib: Wishbone DMA read master (WIP)

record: return offset

flow: simplify actor fragment interface

record: support aligned flattening

corelogic: FSM

record: cleanup

record: better exception code

record: preserve order

flow: draw network graph

flow: actor busy signal

Composer (WIP)

endpoint: add _i/_o suffix on signal names

fhdl: better signal naming heuristic

constant: equality

verilog: split comb block, use assign statements

convtools -> tools

flow: network

record: compatibility check

flow: plumbing

actor: simplified automatic control

ALA: use records for tokens

README: update copyright year

corelogic: record

Signal repr

Merge branch 'master' of github.com:milkymist/migen

Convert -> convert

setup.py: fix to catch all modules

Signed-off-by: Alain Péteut <peteut@space.unibe.ch>

Add setup script

example: flow conversion

flow: sum and division actors

fhdl: encapsulate replicated constants

flow: actor class

csr: use optree

corelogic: operator tree

verilog: comb reset

verilog: break down Convert function

verilog: ignore variable property in combinatorial block

Consistent names

README: Flow

README: Core Logic, Bus, Bank

README: structure + FHDL description

examples: remove old-style declarations

corelogic: fix signal exports

fhdl: better matching of assignment

Remove uses of declare_signal

fhdl: also take into account object attributes in _make_signal_name. Get rid of declare_signal

fhdl: automatic signal name from assignment

bank: support raw registers

fhdl: fix series of if/elif/else

32-device, 8-bit CSR bus

verilog: get the simulator to run the combinatorial process at the beginning

verilog: support for float parameters in instances

verilog: user-definable reset and clock

fhdl: simpler syntax

Pay a bit more attention to PEP8

wishbone2csr: wait for WB deack

timeline: only trigger in rest state

examples: Wishbone interconnect test bench

verilog: use blocking assignment in combinatorial process