Update ABCREV for upstream bugfix

techmap abc_unmap.v before xilinx_srl -fixed

Add INIT value to abc9_control

Cleanup

Use pool instead of std::set for determinism

Use pool<> not std::set<> for determinism

clkpart -unpart into 'finalize'

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Move \init signal for non-port signals as long as internally driven

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Fix multiple driver issue

Add multiple driver testcase

Fix multiple driver issue

Add comment, use sigmap

Revert "Fold loop"

This reverts commit da51492dbcc9f19a4808ef18e8ae1222bc55b118.

Merge remote-tracking branch 'origin/master' into xaig_dff

ean call after abc{,9}

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Do not replace constants with same wire

Merge pull request #1536 from YosysHQ/eddie/xilinx_dsp_muladd

xilinx_dsp: consider sign and zero-extension when packing post-multiplier adder

Merge pull request #1501 from YosysHQ/dave/mem_copy_attr

memory_collect: Copy attr from RTLIL::Memory to  cell

Merge pull request #1534 from YosysHQ/mwk/opt_share-fix

opt_share: Fix handling of fine cells.

Merge pull request #1535 from YosysHQ/eddie/write_xaiger_improve

write_xaiger improvements

Merge remote-tracking branch 'origin/eddie/write_xaiger_improve' into xaig_dff

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Cleanup

Check for nullptr

Stray log_dump

Revert "submod to bitty rather bussy, for bussy wires used as input and output"

This reverts commit cba3073026711e7683c46ba091c56a5c5a041a45.

Promote output wires in sigmap so that can be detected

Fix wire width

Fix submod -hidden

Add -hidden option to submod

No need for -abc9

opt_share: Fix handling of fine cells.

Fixes #1525.

latch -> box

Merge branch 'master' into xaig_dff

Add citation

Check for either sign or zero extension for postAdd packing

Remove notes

Fold loop

Do not sigmap keep bits inside write_xaiger

xaiger: do not promote output wires

Add testcase derived from fastfir_dynamictaps benchmark

xaiger: do not promote output wires

Move 'clean' from map_luts to finalize

Fix submod -hidden

clkpart to use 'submod -hidden'

Add -hidden option to submod

Update docs with bullet points

xilinx: Add simulation models for IOBUF and OBUFT.

Move \init from source wire to submod if output port

Add testcase where \init is copied

Fold loop

Do not sigmap keep bits inside write_xaiger

clkpart to analyse async flops too

Fix debug

Merge remote-tracking branch 'origin/master' into xaig_dff

Special abc9_clock wire to contain only clock signal

abc9 to contain time call

abc9 to no longer to clock partitioning, operate on whole modules only

clkpart to analyse async flops too

clkbufmap: Add support for inverters in clock path.

xilinx: Use INV instead of LUT1 when applicable

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

More oopsies

Conditioning abc9 on POs not accurate due to cells

For abc9, run clkpart before ff_map and after abc9

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Print ".en=" only if there is an enable signal

Escape IdStrings

More sane naming of submod

Add -set_attr option, -unpart to take attr name

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Merge branch 'xaig_dff' of github.com:YosysHQ/yosys into xaig_dff

Merge pull request #1505 from YosysHQ/eddie/xaig_dff_adff

xaig_dff to support async flops $_DFF_[NP][NP][01]_

Do not use log_signal() for empty SigSpec to prevent "{ }"

Call submod once, more meaningful submod names, ignore largest domain

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Merge pull request #1520 from pietrmar/fix-1463

coolrunner2: remove spurious log_pop() call, fixes #1463

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Remove redundant flatten

coolrunner2: remove spurious log_pop() call, fixes #1463

This was causing a segmentation fault because there is no accompanying
log_push() call so header_count.size() became -1.

Signed-off-by: Martin Pietryka <martin@pietryka.at>

submod to bitty rather bussy, for bussy wires used as input and output

Stray dump

Move clkpart into passes/hierarchy

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Constant driven signals are also an input to submodules

Add another test with constant driver

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Oops

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Only action if there is more than one clock domain

Replace TODO

Add testcase for signal used as part input part output

write_xaiger back to working with whole modules only

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Cleanup spacing

sigmap(wire) should inherit port_output status of POs