write_xaiger to write __dummy_o__ for -symbols too

read_aiger to work with symbol table

Revert "abc9 to write_xaiger -symbols, not -map"

This reverts commit 04429f8152ae64de050580ec20db60ac6dc1c0e1.

Remove irrelevant citations

Add attribution

abc9 to not select anything extra, and pop selection after final clean

abc9 to write_xaiger -symbols, not -map

Merge branch 'read_aiger' into xaig

Merge branch 'read_aiger' of https://github.com/eddiehung/yosys into read_aiger

Merge branch 'read_aiger' into xaig

abc9 to use &mfs

Revert "tests/simple to also do LUT synth"

This reverts commit 5994382a20a0b7e890d22d032eecb39b61e0b3ce.

Merge remote-tracking branch 'origin/master' into xaig

tests/simple to also do LUT synth

Working simple_abc9 tests

abc9 to only disconnect output ports of AND and NOT gates

write_xaiger to use original bit for co, not sigmap()-ed bit

Add abc9.v testcase to simple_abc9

Hotfix for 4c82ddf

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #822 from litghost/expand_setundef

Add -params mode to force undef parameters in selected cells.

Add -params mode to force undef parameters in selected cells.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Merge pull request #818 from YosysHQ/clifford/dffsrfix

Fix opt_rmdff handling of $_DFFSR_???_ and $_DLATCHSR_???_, fixes #816

Merge pull request #786 from YosysHQ/pmgen

Pattern Matcher Generator and iCE40 DSP Mapper

Fix typo in passes/pmgen/README.md

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #821 from eddiehung/dff_init

Revert "Add -B option to autotest.sh to append to backend_opts"

Merge branch 'clifford/dffsrfix' of https://github.com/YosysHQ/yosys into xaig

Revert "Add -B option to autotest.sh to append to backend_opts"

This reverts commit 281f2aadcab01465f83a3f3a697eec42503e9f8b.

Fix opt_rmdff handling of $_DFFSR_???_ and $_DLATCHSR_???_, fixes #816

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in ice40_dsp

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ABC -> ABC9

abc9 to disconnect mapped_mods POs correctly, and do not count $_NOT_

read_aiger to not do -purge for clean

Merge pull request #817 from eddiehung/dff_init

Cleanup #805

lut/not/and suffix to be ${lut,not,and}

simple_abc9 tests to now preserve memories

read_aiger to also rename 0 index lut when wideports

Remove swap file

Remove simple_defparam tests

write_aiger: fix CI/CO and symbols

Move tests/techmap/abc9 to simple_abc9

Add tests/simple_abc9

abc9 to cope with multiple modules

abc9 to use & syntax for -fast, and name fixes

read_aiger: new naming fixes

read_aiger to name wires with internal name, less likely to clash

write_xaiger to not write latches, CO/PO fixes

synth to take -abc9 argument

Add ice40 test_dsp_map test case generator

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "synth_ice40 -dsp"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add FF support to wreduce

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve iCE40 SB_MAC16 model

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Detect and reject cases that do not map well to iCE40 DSPs (yet)

Signed-off-by: Clifford Wolf <clifford@clifford.at>

abc9 to cope with indexed wires when creating $lut from $_NOT_

Add aiger tests to make tests

Add a quick abc9 test

Same for ascii AIGERs too

read_aiger to cope with non-unique POs

Merge branch 'master' into xaig

Merge branch 'master' into read_aiger

Merge branch 'master' into read_aiger

Merge pull request #805 from eddiehung/dff_init

write_verilog to write initial statement for initial flop state

abc9 to replace $_NOT_ with $lut

read_aiger to create sane $lut names, and rename when renaming driving wire

Add comment

Get rid of boost dep, fix the FIXMEs for Win32?

Fix for using POSIX basename

Add first draft of functional SB_MAC16 model

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Missing OSX headers?

Revert "Missing headers for Xcode?"

This reverts commit c23e3f07517d4818d9ab1b532250353492cf50c2.

Merge branch 'dff_init' into read_aiger

Instead of INIT param on cells, use initial statement with hier ref as
per @cliffordwolf

Revert "Add INIT parameter to all ff/latch cells"

This reverts commit 742b4e01b498ae2e735d40565f43607d69a015d8.

read_aiger to ignore line after ands for ascii, not binary

One more merge conflict

Merge branch 'dff_init' into read_aiger

Merge https://github.com/YosysHQ/yosys into dff_init

Merge https://github.com/YosysHQ/yosys into read_aiger

Add actual DSP inference to ice40_dsp pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of github.com:YosysHQ/yosys into pmgen

Merge pull request #811 from ucb-bar/firrtlfixes

Update cells supported for verilog to FIRRTL conversion.

Get rid of debugging stuff in abc9

In read_xaiger, do not construct ConstEval for every LUT

Cleanup

read_aiger to ignore output = input of same wire; also create new output for different wire

Cleanup

write_xaiger to support non-bit cell connections, and cope with COs for -O

abc9 to write_aiger with -O option, and ignore dummy outputs

write_aiger -O to write dummy output as __dummy_o__

abc9 to handle comb loops, cope with constant outputs, disconnect using new wire

read_aiger to disable log_debug

expose command to not skip 'internal' wires beginning with '$'

read_xaiger() to use f.read() not readsome()

abc9 to cope with non-wideports, count cells properly

Tidy up write_xaiger

write_aiger() to perform CI/CO post-processing and fix symbols

read_aiger() to cope with constant outputs, mixed wideports, do cleaning

Move lookup inside if

Fixes needed for DFF circuits

Refactor

Cope with width != 1 when re-mapping cells