add storing of shape in requested SVSHAPE in svindex pseudocode

move DX Form

add first stub of svindex pseudocode
https://bugs.libre-soc.org/show_bug.cgi?id=885

audio/mp3: convert asm to the new notation

https://bugs.libre-soc.org/show_bug.cgi?id=884

svp64.py: allow macros as register names

This patch enables things like *fv0, where *fv0 is just a macro.
https://bugs.libre-soc.org/show_bug.cgi?id=884

svp64.py: generate registers

add svindex to power_enums.py, minor_22.csv
https://bugs.libre-soc.org/show_bug.cgi?id=867

indentation on fields.txt to make it more markdown-like

convert Logical svp64_cases.py to new vector reg form
https://bugs.libre-soc.org/show_bug.cgi?id=884

convert ALU svp64_cases.py to new vector reg form
https://bugs.libre-soc.org/show_bug.cgi?id=884

converted test_caller_svstate.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

convert test_caller_svp64.py to new vector numbering convention

convert test_caller_svp64_predication.py to new vector numbering convention

convert test_caller_svp64_ldst.py to new vector numbering convention

Updated the nmigen.sim import

convert test_caller_svp64_fft.py to new vector numbering convention

convert test_caller_svp64_bc.py to new vector numbering convention

convert test_caller_svp64_dct.py to new vector numbering convention

converted test_caller_svp64_matrix.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

converted test_caller_svp64_fp.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

converted test_caller_svp64_mapreduce.py to new reg format
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

convert test_caller_setvl.py to new vector numbering convention
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

add "*%" and "*" vector-numbering convention
https://bugs.libre-soc.org/show_bug.cgi?id=884#c0

add note about bug #884 new reg vector naming convention

add regression test for completely borked value from mulhd
https://bugs.libre-soc.org/show_bug.cgi?id=855

take deepcopy of regs passed in to avoid accidental modification

add setvl CTR tests, fix CTR mode

fix setvl CTR mode

setvl has new CTR mode, making room in encoding needed
fixing unit tests

do CSV isatables explicitly in sv_analysis.py
for pandoc to pick up

explicit output of opcode_regs_deduped in mdwn table format
so as to make it possible to convert to latex with pandoc

add recognition of "sv." to pysvp64asm

remove qemu co-simulation, dump output expected results
test/basic_pypowersim

add predicate mask test svstep

whoops svp64.py testing wrong variable on sv.svstep

add predicated srcstep

make svstep output srcstep/dststep, basically viota

rename SVRM *field* to SVrm to avoid a name-clash with
SVRM-*Form*

svp64.py: decrement SVd operand

svp64.py: fix ignored field range

svp64.py: drop commented code

svp64.py: fix fsins/fcoss X-FORM

again fix number of arguments to svremap,
test_caller_svp64_ldst.py

whitespace

test_caller_svstate.py: end-of-loop condition sets CR.SO not CR.EQ

svp64_matrix.py svremap reduce to 7 args from 8 (again)

svremap only takes 7 args not 8, same as in svp64_fft.py
fix in svp64_dct.py

one too many arguments to svremap in svp64_fft.py test

whoops hack-use of DOUBLE2SINGLE in test_caller_transcendentals.py

svp64.py: sync SVRM-Form used for svshape

svp64.py: fix svshape and setvl plus couple of oddities

* svstep RT,SVi,vf
but the Form is 8 fields
* setvl RT,RA,SVi,vf,vs,ms
the order of those is *different* from the "natural" order in the
SVL-Form

svp64.py: add -FORM headers to more functions

svp64.py: fix bmask entry

svp64.py: group 32-bit instructions into the table

The pysvp64asm code became really dirty with the addition of new
instructions, it's almost impossible to keep track of it. Some
instructions were not converted at all, due to incorrect check (all but
setvl/svshape). Some had wrong operand names (fsins, fcoss used RT, RA
operands, and this does not follow the spec). Some instructions had no
SV support, despite the fact they should (fsins).

This all became barely maintainable. From now on, instructions are
grouped into a special table. Ideally we should generate this table
from fields.txt, but there's no time for writing yet another parser.

svp64.py: align indentation

add test case for kaivb to jump to 0x2700

add TrapTestCase for KAIVB
https://bugs.libre-soc.org/show_bug.cgi?id=859

hmm do expected state in rfid trap case

correct input example for SOF case_3_bmask

Added sif/sof

corrections to test cases, it is not quite
as "obvious" as it looks due to the masking

update comments in av_cases.py test_1_bmask

correct undefined in av.mdwn bmask

Added second bmask test case, designed to be multi-test

add svindex XO field 101001

rename mask to rmm in svindex

rename mask field to rmm to avoid using "mask" in binutils
https://libre-soc.org/irclog/%23libre-soc.2022-06-24.log.html#t2022-06-24T20:27:25

svp64.py: support svindex instruction

add SVd to fields.txt (SVI-Form)
missed out description

add first bmask unit test

invert mode-bits in bmask bm field

bmask does not have Rc=1 variant

sigh, bm not mode argument to bmask
plus the offsets (sub-fields) of bm were completely wrong

correct bmask conversion to binary (wrong instruction used
as a beginning template)

add bmask to instruction list

add to fields.txt for the svstep instruction
which misses out some fields

add svindex SVI-Form to fields.txt

add missed generated csv changes

add BM2-Form to power_enums.py

else must be on separate line in pseudocode av.mdwn

missing "Special Registers Altered" on av.mdwn

Added bmask, pywriter failing

add SPDX-License-Headers to CSV files
(now that comments are possible)
mention provenance from microwatt decode1.vhdl

add explanatory comments on minor_22.csv

add comment-stripping to get_csv()
there have been a lot of situations where comments are needed
including review of new instructions

add BM2 Form for (DRAFT) bmask instruction

Added pc based on len(lst)

add another cprop test, experimenting

add 2nd cprop test to see what happens

expected number of instructions is 1 (therefore PC after running is 4 not 8)

Added cprop test case, fails atm (not enabled by default)

Modified cprop pseudo-code due to parser bug

argh horrible hack that does not work yet for fixing precedence

add X-Form to svp64.py av opcode set
(to be able to understand what the heck is going on)

Added cprop to caller, enums, svp64

Added CPROP to powerenums

Added entries for cprop, not sure if correct

add absolute-signed-diff next to absolute-unsigned-diff

rename absadd[us] to absdac[ud]
matches descriptions
# DRAFT Absolute Accumulate Signed Difference

fix minu[.] to be unsigned