Make cells.box whiteboxes not blackboxes

read_verilog cells_box.v before techmap

synth_xilinx: before abc read +/xilinx/cells_box.v

Add +/xilinx/cells_box.v containing models for ABC boxes

For 'stat' do not count modules with abc_box_id

Do not call abc on modules with abc_box_id attr

Revert "Add abc_box_id attribute to MUXF7/F8 cells"

This reverts commit 8fbbd9b129697152c93c35831c1d50982702a3ec.

Use abc_box_id

Check abc_box_id attr

Add abc_box_id attribute to MUXF7/F8 cells

Merge branch 'xaig' into xc7mux

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #937 from YosysHQ/revert-932-eddie/fixdlatch

Revert "Recognise default entry in case even if all cases covered (fix for #931)"

Revert "Recognise default entry in case even if all cases covered (fix for #931)"

Merge pull request #936 from YosysHQ/README-fix-quotes

README: fix some incorrect quoting

README: fix some incorrect quoting.

Forgot backslashes

Handle __dummy_o__ and __const[01]__ in read_aiger not abc

abc to ignore __dummy_o__ and __const[01]__ when re-integrating

Output __const0__ and __const1__ CIs

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Fix inout handling for -map option

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Merge remote-tracking branch 'origin/master' into xaig

Use -map instead of -symbols for aiger

ci_bits and co_bits now a list, order is important for ABC

Also cope with duplicated CIs

WIP

Comment out

Add support for synth_xilinx -abc9 and ignore abc9 -dress opt

Cope with an output having same name as an input (i.e. CO)

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #928 from litghost/add_xc7_sim_models

Add additional cells sim models for core 7-series primitives.

PI before CI

Merge remote-tracking branch 'origin/master' into xc7mux

Remove BUFGCTRL, BUFHCE and LUT6_2 from cells_xtra.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Merge pull request #933 from dh73/master

Fixing issues in CycloneV cell sim

Merge pull request #932 from YosysHQ/eddie/fixdlatch

Recognise default entry in case even if all cases covered (fix for #931)

Fixing issues in CycloneV cell sim

Merge remote-tracking branch 'origin/pmux2shiftx' into xc7mux

More unused

Merge remote-tracking branch 'origin/pmux2shiftx' into xc7mux

Remove unused

Fixes

WIP

Spelling fixes

Add default entry to testcase

Recognise default entry in case even if all cases covered (#931)

Fix cells_map.v some more

More fine tuning

Fix cells_map.v

Fix typo

Juggle opt calls in synth_xilinx

Merge branch 'xaig' into xc7mux

Add non-input bits driven by unrecognised cells as ci_bits

WIP for cells_map.v -- maybe working?

Try splitting $shiftx with Y_WIDTH > 1 into Y_WIDTH = 1

Fix for when B_SIGNED = 1

Update doc for synth_xilinx

Merge branch 'xaig' into xc7mux

parse_aiger() to rename all $lut cells after "clean"

ff_map.v after abc

Tidy up

Move map_cells to before map_luts

WIP for $shiftx to wide mux

Update LUT delays

Add cells.lut to techlibs/xilinx/

synth_xilinx to call abc with -lut +/xilinx/cells.lut

Add delays to cells.box

Add "-lut <file>" support to abc9

Fix LUT6_2 definition.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

synth_xilinx with abc9 to use -box

Add techlibs/xilinx/cells.box

Add "-box" option to abc9

Add 'setundef -zero' call prior to aigmap in abc9

Comment out

Add support for synth_xilinx -abc9 and ignore abc9 -dress opt

Add additional cells sim models for core 7-series primatives.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Fix a few typos

More space fixing

Fix spacing

Merge branch 'master' into xaig

Merge pull request #919 from YosysHQ/multiport_transp

memory_bram: Fix multiport make_transp

memory_bram: Fix multiport make_transp

Signed-off-by: David Shah <dave@ds0.me>

Add "read_ilang -lib"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Added missing argument checking to "mutate" command

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #913 from smunaut/fix_proc_mux

proc_mux: Fix crash when trying to optimize non-existant mux to shiftx

proc_mux: Fix crash when trying to optimize non-existant mux to shiftx

last_mux_cell can be NULL ...

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Merge pull request #912 from YosysHQ/bram_addr_en

memory_bram: Consider read enable for address expansion register

Merge pull request #910 from ucb-bar/memupdates

Refine memory support to deal with general Verilog memory definitions.

memory_bram: Consider read enable for address expansion register

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #895 from YosysHQ/pmux2shiftx

RFC: Add a pmux-to-shiftx optimisation to proc_mux

Refine memory support to deal with general Verilog memory definitions.

Merge pull request #907 from YosysHQ/clifford/fix906

Build Verilog parser with -DYYMAXDEPTH=100000

Build Verilog parser with -DYYMAXDEPTH=100000, fixes #906

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #901 from trcwm/libertyfixes

Libertyfixes: accept superfluous ; at end of group.

Merge pull request #903 from YosysHQ/bram_reset_transp

memory_bram: Reset make_transp when growing read ports

memory_bram: Reset make_transp when growing read ports

Signed-off-by: David Shah <dave@ds0.me>

Liberty file parser now accepts superfluous ;

Liberty file parser now accepts superfluous ;