qbfsat: Move SMT2 info statements back to the top of the file.

qbfsat: Add `-solver` option and allow choice of Z3 or Yices, making Yices the default.

Ensures that "BV" is the logic whenever solving an exists-forall problem with Yices, moves the "(set-logic ...)" directive above any non-info line, sets the `ef-max-iters` parameter to a very high number when using Yices in exists-forall mode so as not to prematurely abandon difficult problems, and does not provide the incompatible "--incremental" Yices argument when in exists-forall mode.

Merge pull request #2044 from YosysHQ/eddie/fix2037

verilog: allow attributes on behavioural statements (including null statement)

verilog: move attr from simple_behav_stmt to its children to attach

test: add attribute-before-stmt test from @nakengelhardt

verilog: do not warn for attributes on null statements

tests: add an generate-else test too

verilog: handle empty generate statement by removing gen_stmt_or_null...

... rule which causes a s/r conflict. Now we get an empty genblock,
which should be okay.

verilog: fix #2037 by permitting (and freeing) attributes on null stmt

tests: add #2037 testcase

Merge pull request #2015 from boqwxp/qbfsat-bisection

qbfsat: Add an iterative bisection optimization method and make it the default.

Merge pull request #2075 from YosysHQ/eddie/xaiger_cleanup

xaiger: do not derive cells

xaiger: add testcase

xaiger: do not derive cells

Merge pull request #2074 from YosysHQ/eddie/ecp5_cleanup

ecp5: cleanup unused +/ecp5/abc9_model.v

ecp5: cleanup unused +/ecp5/abc9_model.v

qbfsat: Remove cruft inadvertently left untouched in commit 86fc49a9d60f9ad4cdeec93663e7245a9fdf60c6.

qbfsat: Add bisection mode and make it the default.

Also adds `-nooptimize` and reorganizes `qbfsat.cc` a bit.

Merge pull request #2072 from whitequark/cxxrtl-dont-purge

cxxrtl: get rid of -O5 aka `opt_clean -purge` optimization level

cxxrtl: get rid of -O5 aka `opt_clean -purge` optimization level.

This isn't actually necessary anymore after scheduling was improved,
and `clean -purge` disrupts the mapping between wires in the input
RTLIL netlist and the output CXXRTL code.

abc9_ops: update comment

Merge pull request #2057 from YosysHQ/eddie/fix_task_attr

verilog: support attributes before (not after) task identifier (but 13 s/r conflicts)

Update frontends/verilog/verilog_parser.y

Co-authored-by: Alberto Gonzalez <61295559+boqwxp@users.noreply.github.com>

Merge pull request #2059 from boqwxp/logger-vector-to-dict

log: Use `dict` instead of `std::vector<std::pair>` for `log_expect_{error, warning, log}` to better express the intent that each element is unique.

Merge pull request #2046 from PeterCrozier/trap

Extend YS_DEBUGTRAP to MacOS.

Merge pull request #2054 from boqwxp/fix-smtbmc

smtbmc: Fix return status handling.

smtbmc: Fix typo in error message.

Co-Authored-By: N. Engelhardt <nak@symbioticeda.com>

Add force_downto and force_upto wire attributes.

Fixes #2058.

Merge pull request #1926 from YosysHQ/eddie/abc9_auto_dff

abc9: support seq synthesis when module has (* abc9_flop *) and bypass non-combinatorial (* abc9_box *)

Revert "Add support for non-power-of-two mem chunks in verific importer"

This reverts commit 173aa27ca5ef6e7c0a9277e8da7765adcd63bfe9.

log: Use `dict` instead of `std::vector<std::pair>` for `log_expect_{error, warning, log}` to better express the intent that each element is unique.

abc9: use (* abc9_keep *) instead of (* abc9_scc *); apply to $_DFF_?_

instead of moving them to $__ prefix

verilog: attributes before task enable (but 13 s/r conflicts)

tests: attributes before task enable

Merge pull request #2055 from YosysHQ/eddie/logger_multiple

logger: fix for multiple calls with same pattern

opt_expr: Sx to Sz; spotted by @Xiretza

Merge pull request #1994 from YosysHQ/eddie/fix_bug1758

opt_expr: improve single-bit $and/$or/$xor/$xnor cells; gate cells too

logger: clean up doc

abc9_ops: -prep_hier to create unmap module that removes Q's (* init *)

abc9: preserve $_DFF_?_.Q's (* init *); rely on clean to remove it

Fix broken test when ignoring abc9_flop with init == 1'b1

abc9_ops/xaiger: further reducing Module::derive() calls by ...

replacing _all_ (* abc9_box *) instantiations with their derived types

Cleanup; reduce Module::derive() calls

ecp5: latches_map.v if *not* -asyncprld

ecp5: synth_ecp5 to no longer need +/ecp5/abc9_{,un}map.v

ecp5: fix rebase mistake

abc9: update to =_$abc9_flops pattern which includes whiteboxes

abc9_ops: update docs

xilinx: gate specify/attributes from iverilog

abc9: only do +/abc9_map if `DFF

abc9: rework submod -- since it won't move (* keep *) cells

ecp5: TRELLIS_FF bypass path only in async mode

timinginfo: ignore $specify2 cells if EN is false

xilinx/ice40/ecp5: zinit requires selected wires, so select them all

abc9_ops: move assert

abc9: put 'aigmap' back

xilinx/ecp5/ice40: add (* abc9_flop *) to bypass-able cells

abc9_ops: fix bypass boxes using (* abc9_bypass *)

abc9_ops: tidy up, suppress error if no boxes/holes

abc9_ops: -prep_delays to not insert delay box if input connection is const

abc9_ops: cleanup; -prep_dff -> -prep_dff_submod

abc9_ops: add -prep_bypass for auto bypass boxes; refactor

Eliminate need for abc9_{,un}map.v in xilinx
-prep_dff_{hier,unmap} -> -prep_hier

abc9_ops: -reintegrate to handle $_FF_; cleanup

xaiger: no longer use nonstandard even/odd to designate +ve/-ve polarity

aiger: -xaiger to return $_FF_ flops

abc9: not enough to techmap_fail on (* init=1 *), hide them using $__

abc9: test to use box file instead of auto

abc9: restore selected_modules()

synth_*: no need to explicitly read +/abc9_model.v

Revert "Merge pull request #1917 from YosysHQ/eddie/abc9_delay_check"

This reverts commit 759283fa65b1195ebe3a5bc6890ec622febca0eb, reversing
changes made to f41c7ccfff4bf104c646ca4b85e079a0f91c9151.

abc9: add flop boxes to basic $_DFF_P_ and $_DFF_N_ too

kernel: TimingInfo to clamp -ve setup/edge-sensitive delays to zero

abc9_ops: -prep_dff_map to error if async flop found

Uncomment negative setup times; clamp to zero for connectivity

abc9: remove redundant wbflip

xaiger: always sort input/output bits by port id

redundant for normal design, but necessary for holes

abc9: generate $abc9_holes design instead of <name>$holes

abc9_ops: more robust

abc9: suppress warnings when no compatible + used flop boxes formed

xilinx: update abc9_dff tests

xilinx: remove no-longer-relevant test

aiger/xaiger: use odd for negedge clk, even for posedge

Since abc9 doesn't like negative mergeability values

abc9: cleanup

Revert "ecp5: replace ecp5_ffinit with techmap rules + dff2dffs -match-init"

This reverts commit 8c702b6cc0221a00021a3e4661c883bb591c924b.

abc9_ops: -prep_dff_map to check $_DFF_[NP]_.Q drives module output

abc9_ops: do away with '$abc9_cells' selection

abc9_ops: use new 'design -delete' and 'select -unset'

ecp5: (* abc9_flop *) gated behind YOSYS

submod: revert accidental change

Revert "Merge branch 'eddie/kernel_makeblackbox' into eddie/abc9_auto_dff"

This reverts commit e08497c7c9d8a6f7a3eccddf2149c45d9ecff207, reversing
changes made to e366fd55122236a21c6daee6765724add840a1f9.

xaiger: update help text

ecp5: add synth_ecp5 -dff to work with -abc9

abc9_ops: -prep_dff_map to warn if no specify cells

ice40: synth_ice40 cleanup

ecp5: replace ecp5_ffinit with techmap rules + dff2dffs -match-init

kernel: Module::makeblackbox() to clear connections + delete wires last

ice40: add synth_ice40 -dff option, support with -abc9

ice40: split out cells_map.v into ff_map.v

abc9_ops: -prep_dff_map to cope with plain $_DFF_[NP]_ flops

synth_xilinx: rename dff_mode -> dff