setup: add missing import.

back.pysim: collect handlers before running (-5% runtime).

back.pysim: allow multiple registered handlers per signal.

back.pysim: fix handling of process termination.

back.pysim: new simulator backend (WIP).

fhdl.cd: rename ClockDomain signals together with domain.

fhdl.ir: move Fragment prepare logic from back.rtlil.

back.verilog: remove debug code.

fhdl.ir: record port direction explicitly.

No point in recalculating this in the backend when writing RTLIL or
Verilog port directions.

compat.genlib.fsm: import/wrap Migen code.

fhdl.ir: a subfragment's input that we don't drive is also our input.

fhdl, back: trace and emit source locations of values.

back.rtlil: never give subfragment cells names starting with $.

fhdl.ir: don't crash propagataing ports in empty fragments.

fhdl.ir: implement clock domain propagation.

fhdl.ir: remove iter_domains().

fhdl: cd_name→domain.

fhdl.cd: add tests.

fhdl.xfrm: implement DomainRenamer.

fhdl.xfrm: add test for ControlInserter with subfragments.

fhdl.xfrm: add tests for ResetInserter, CEInserter.

fhdl.ir: add tests for port propagation.

Set up Travis CI.

Add LICENSE.

setup: check Python version.

fhdl.dsl: add tests for lowering. 99% branch coverage.

fhdl.cd: rename ClockDomain.{reset→rst}.

fhdl.dsl: add tests for submodules.

fhdl.dsl: use less error-prone Switch/Case two-level syntax.

fhdl.dsl: add tests for d.comb/d.sync, If/Elif/Else.

fhdl.ast: fix Switch._?hs_signals() for switch without statements.

back.verilog: detect undriven public wires using Yosys.

This should never happen, and is certainly a logic bug in nMigen.

back.rtlil: fix swapped operands in sync assign.

back.rtlil: explain logic for CD reset insertion.

back.rtlil: explicitly set the top module.

fhdl.ir: explain how port enumeration works.

back.rtlil: explain how RTLIL conversion works.

fhdl.ir: make sure clocks and resets of used CDs appear as inputs.

back.rtlil: give clocks and resets nicer names.

compat.fhdl.module: implement finalization.

back.rtlil: match shape of $mux ports A/B/Y.

tracer: add support for Python 3.7.

fhdl.ast: bits_sign→shape.

fhdl.ast: add tests for most logic.

Measure test coverage.

compat.fhdl.{module,structure}: import/wrap Migen code (WIP).

compat.fhdl.bitcontainer: import/wrap Migen code.

fhdl.ast.Signal: implement .like().

fhdl.ir: fix port threading code.

fhdl.dsl: comb/sync/sync.pix→d.comb/d.sync/d.pix.

fhdl.ast.Signal: fix typo.

fhdl.ast.Signal: implement attrs field.

genlib.cdc.MultiReg: self.regs should be a private field.

fhdl.ast.Signal: implement width derivation from min/max.

genlib.cdc.MultiReg: pull in from Migen.

fhdl.ast.Signal: implement reset_less signals.

fhdl.ast.Signal: assign an internal name if tracer fails.

fhdl.dsl: allow f.sync["dom"] as a synonym of f.sync.dom.

ClockDomain.{rst→reset}, for consistency with ResetInserter.

nmigen.compat.ClockDomain would alias this, for Migen compatibility.

Initial commit.