More meaningful error message

Re-enable dist RAM boxes for ECP5

Revert "Re-enable dist RAM boxes for ECP5"

This reverts commit ca0225fcfaa8c9c68647034351a1569464959edf.

Do not use log_id as it strips \\, also fix scc for |wire| > 1

Re-enable dist RAM boxes for ECP5

Add Xilinx dist RAM as comb boxes

Fix abc9's scc breaker, also break on abc_scc_break attr

Add tests/various/abc9.{v,ys} with SCC test

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #1124 from mmicko/json_ports

Add upto and offset to JSON ports

Add comments to ecp5 box

Add comment to xc7 box

Fix and cleanup ice40 boxes for carry in/out

Carry in/out box ordering now move to end, not swap with end

Remove DFF and RAMD box info for now

Merge branch 'master' into xaig

Add 'muxcover -dmux=<cost>' and '-nopartial' to CHANGELOG

Merge remote-tracking branch 'origin/master' into xaig

Fix CHANGELOG

Reduce log_debug spam in parse_xaiger()

Do not rename non LUT cells in abc9

Replace assert with error message

Add log_push()/log_pop() inside write_xaiger

Merge pull request #1108 from YosysHQ/clifford/fix1091

Add support for partial matches to muxcover

One more workaround for gcc-4.8

Workaround issues exposed by gcc-4.8

No point logging constant bit

Move comment

Fix json formatting

Add upto and offset to JSON ports

Merge pull request #1123 from mmicko/fix_typo

Fix json frontend loading upto

Replace "muxcover -freedecode" with "muxcover -dmux=cost"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix typo

Merge pull request #1085 from YosysHQ/eddie/shregmap_improve

Improve shregmap to handle case where first flop is common to two chains

Merge pull request #1122 from YosysHQ/clifford/jsonports

Added JSON upto and offset

Added JSON upto and offset

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1121 from YosysHQ/ecp5-ccu2c-inv

ecp5: Improve mapping of $alu when BI is used

ecp5: Improve mapping of $alu when BI is used

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1117 from bwidawsk/more-home

Add a few more filename rewrites

Merge pull request #1119 from YosysHQ/eddie/fix1118

Make genvar a signed type

Merge pull request #1116 from YosysHQ/eddie/fix1115

Sign extend unsized 'bx and 'bz values

Add "muxcover -freedecode"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix spacing

Revert Makefile

Refactor bit2aig for less lookups

Fix gcc invalidation behaviour for write_aiger

Fix gcc error, due to dict invalidation during recursion

Fix gcc warning of potentially uninitialised

Fix gcc invalidation behaviour for write_aiger

Improvements in muxcover

- Slightly under-estimate cost of decoder muxes
- Prefer larger muxes at tree root at same cost
- Don't double-count input cost for partial muxes
- Add debug log output

Missing a `clean` and `opt_expr -mux_bool` in test

Add test

Add support for partial matches to muxcover, fixes #1091

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_xaiger to flatten 1'bx/1'bz to 1'b0 again

Fix simple_abc9/generate test with 1'bx at MSB

Fix different abc9 test

Fix broken abc9.v test due to inout being 1'bx

Run simple_abc9 tests

Merge remote-tracking branch 'origin/master' into xaig

Fix issue with part of PI being 1'bx

Call opt_expr -mux_undef to get rid of 1'bx in muxes prior to abc

Handle COs driven by 1'bx

Do not call "setundef -zero" in abc9

write_xaiger to skip POs driven by 1'bx

Actually, there might not be any harm in updating sigmap...

Add comment as per @cliffordwolf

Add test

Make genvar a signed type

Add CHANGELOG entry

Extend sign extension tests

Maintain "is_unsized" state of constants

Revert "Fix sign extension when sign is 1'bx"

This reverts commit 0221f3e1c5b427678c5679027ee47ec7c0b8321d.

Add a few more filename rewrites

This now allows a full pipeline to work, something such as:
yosys -p "synth_ecp5 -json ~/work/fpga/prjtrellis/examples/ecp5_evn/blinky.v"

Otherwise, you will get something along the lines of:
ERROR: Can't open output file `~/work/fpga/prjtrellis/examples/ecp5_evn/blinky.v' for writing: No such file or directory

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

Remove leftover comment

Add test

Fix sign extension when sign is 1'bx

Fix typo, fixes #1095

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve shregmap help message, fixes #1113

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update some .gitignore files

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix typo

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'towoe-unpacked_arrays'

Add proper test for SV-style arrays

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'unpacked_arrays' of https://github.com/towoe/yosys-sv into towoe-unpacked_arrays

Merge pull request #1111 from acw1251/help_summary_fixes

Fixed the help summary line for a few commands

Fixed small typo in ice40_unlut help summary

Fixed the help summary line for a few commands

Fix bug in #1078, add entry to CHANGELOG

Merge pull request #1109 from YosysHQ/clifford/fix1106

Add "read_verilog -pwires" feature

Add "read_verilog -pwires" feature, closes #1106

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1105 from YosysHQ/clifford/fixlogicinit

Improve handling of initial/default values

Unpacked array declaration using size

Allows fixed-sized array dimension specified by a single number.

This commit is based on the work from PeterCrozier
https://github.com/YosysHQ/yosys/pull/560.
But is split out of the original work.

Make tests/aiger less chatty

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add defvalue test, minor autotest fixes for .sv files

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Use input default values in hierarchy pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add defaultvalue attribute

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of "logic" variables with initial value

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1100 from bwidawsk/home

Support ~ in filename parsing

Merge pull request #1104 from whitequark/case-semantics

Clarify switch/case semantics in RTLIL

Explain exact semantics of switch and case rules in the manual.

In RTLIL::Module::check(), check process invariants.