X86: Add some misc registers for FP control state.

X86: Set up a named constant for the "fold bit" for int register indices.

X86: Tame the wilds of def operands.

X86: Shift some register flattening work into the decoder.

merge

X86: Add range checks for miscreg indexing utility functions.

X86: Take limitted advantage of the compilers type checking for microop operands.

X86: Fix a number of places where the wrong form of a microop was used.

X86: Fix x87 stack register indexing.

Tester update

Merge with head.

ARM: Fix the "open" flag constants.

Changed the state machine to generate code such that multiple processors can make atomic requests at once

1. Got rid of unused functions in DirectoryMemory
2. Reintroduced RMW_Read and RMW_Write
3. Defined -2 in the Sequencer as well as made a note about mandatory queue

Did not address the issues in the slicc because remaking the atomics altogether to allow
multiple processors to issue atomic requests at once

merge

regression: updated memtest-ruby stats

This also includes a change to the default Ruby random seed, which was
previously set using the wall clock.  It is now set to 1234 so that
the stat files don't change for the regression tester.

Changes to add tracing and replaying command-line options
Trace is automatically ended upon a manual checkpoint

Locked requests should actually be converted to ST rather than ATOMIC, because ATOMIC is for RMW.

Added atomics implementation which would work for MI_example

Minor fixes for compiling

Replaced RMW with Locked. RMW will be used for the coherence-aided atomics other than LLSC

Moved the lock check and clearing the lock into makeRequest

Forgot to replace one of the RubyRequest_RMW

Reintegrated Derek's functional implementation of atomics with a minor change: don't clear lock on failure

ISAs: Get rid of the IControl operand type.
A separate operand type is not necessary to use two bitfields to generate the
index.

SPARC: Set up a lookup table for integer register flattening.
Using a look up table changed the run time of the SPARC_FS solaris boot
regression from:

real    14m45.951s
user    13m57.528s
sys     0m3.452s

to:

real    12m19.777s
user    12m2.685s
sys     0m2.420s

X86: Fold the MiscRegFile all the way into the ISA object.

SPARC: Fold the MiscRegFile all the way into the ISA object.

MIPS: Fold the MiscRegFile all the way into the ISA object.

ARM: Fold the MiscRegFile all the way into the ISA object.

Alpha: Missed a file in an earlier changeset.

Get rid of the unused get(Data|Inst)Asid and (inst|data)Asid functions.

Alpha: Pull the MiscRegFile fully into the ISA object.

Registers: Add a registers.hh file as an ISA switched header.
This file is for register indices, Num* constants, and register types.
copyRegs and copyMiscRegs were moved to utility.hh and utility.cc.

--HG--
rename : src/arch/alpha/regfile.hh => src/arch/alpha/registers.hh
rename : src/arch/arm/regfile.hh => src/arch/arm/registers.hh
rename : src/arch/mips/regfile.hh => src/arch/mips/registers.hh
rename : src/arch/sparc/regfile.hh => src/arch/sparc/registers.hh
rename : src/arch/x86/regfile.hh => src/arch/x86/registers.hh

Registers: Collapse ARM and MIPS regfile directories.

--HG--
rename : src/arch/arm/regfile/misc_regfile.hh => src/arch/arm/misc_regfile.hh
rename : src/arch/arm/regfile/regfile.cc => src/arch/arm/regfile.cc
rename : src/arch/mips/regfile/misc_regfile.cc => src/arch/mips/misc_regfile.cc
rename : src/arch/mips/regfile/misc_regfile.hh => src/arch/mips/misc_regfile.hh

Alpha: Move reg_redir into its own files, and move some constants into regfile.hh.

Registers: Eliminate the ISA defined RegFile class.

Alpha: Get rid of function prototypes with no implementations.

Registers: Move the PCs out of the ISAs and into the CPUs.

ARM, Simple CPU: Fix an index and add assert checks.

MIPS: Get rid of an orphaned MIPS .cc file.

Alpha: Phase out Alpha's intregfile.hh and intregfile.cc.

SPARC: Phase out SPARC's intregfile.hh.

X86: Phase out x86's intregfile.hh.

MIPS: Phase out MIPS's int_regfile.hh.

ARM: Flush out the ARM's int_regfile.hh.

Registers: Eliminate the ISA defined integer register file.

Registers: Eliminate the ISA defined floating point register file.

Registers: Get rid of the float register width parameter.

Registers: Add an ISA object which replaces the MiscRegFile.
This object encapsulates (or will eventually) the identity and characteristics
of the ISA in the CPU.

ARM: Use custom read/write code to alias R15 with the PC.

ISA parser: Allow alternative read/write code for operands.

ARM: Move the remaining microops out of the decoder and into the ISA desc.

ARM: Move the memory microops out of the decoder and into the ISA desc.

ARM: Move the integer microops out of the decoder and into the ISA desc.

ARM: Improve memory instruction disassembly.

ARM: Tune up predicated instruction decoding.

ARM: Get rid of the MemAcc and EAComp static insts.

ARM: Get rid of end_addr in the ArmMacroStore constructor.

ARM: Add an AddrMode2 format for memory instructions that use address mode 2.

ARM: Don't always update CPSR.

ARM: Add an AddrMode3 format for memory instructions that use address mode 3.

ARM: Add load/store double instructions.

ARM: Add operands for the load/store double instructions.

X86: Fix a bug in IRET_PROT's microcode. The immediate form of sra was intended.

slicc: fixed MI_example bug.  The directory wasn't deallocating the TBE, leading to a leak. Also increased the default max TBE size to 256 to allow memtest to pass the regression.

ruby: set the default values of the debug object so that nothing is printed

slicc: Fixed MI_example bug.  The directory was not writing data to DRAM after a PUTX.

removed stray debug print

Add ability to skip tests by adding 'skip' file to test dir,
and skip simple-timing-mp-ruby test for now (until we fix ruby atomics).

automerge

tests: stats outputs now include CDFs, update tests that use those so they're easier to diff

tests: update regression tests for changes in stats output and changes in ruby.

ruby: Fix RubyMemory to work with the newer ruby.

ruby: apply some fixes that were overwritten by the recent ruby import.

slicc: update parser.py for changes in slicc language.

scons: update SCons files for changes in ruby.

ruby: Import the latest ruby changes from gems.
This was done with an automated process, so there could be things that were
done in this tree in the past that didn't make it.  One known regression
is that atomic memory operations do not seem to work properly anymore.

ruby: replace strings that were missed in original ruby import.

SPARC: Fix the parenthesis in inUserMode.

inorder: Fix up some reference stats.

ARM: Fix how address mode bits are handled.

ARM: Fix the code snippet for mla.

typo: correct spelling

attrdict: correct delattr

stats: fix usage of jobfile

ARM: Make DataOps select from a set of ways to set the c and v flags.

ARM: Get rid of some bitfields that aren't used. A few may need to be readded.

ARM: Add a findLsbSet function and use it to implement clz.

ARM: Add defaults for DataOp flag code.

ARM: Get rid of the val2 variable.

ARM: Centralize the declaration of resTemp.

ARM: Add a DataImmOp format similar to DataOp.

ARM: Decode some media instructions. These are untested.

ARM: Use the new DataOp format to simplify the decoder.

ARM: Add in some new artificial fields that make decoding a little easier.

ARM: Recognize the IntRegs trace flag.

ARM: Add a DataOp format so data op definitions can be aggregated.

ARM: Show more information when disassembling data processing intstructions.
This will need more work, but it should be a lot closer.

ARM: Show branch targets relative to the nearest symbol.