Zero out ports

xilinx_dsp_cascade to also cascade AREG and BREG

Try recursive pmgen for P cascade

Combine 'flatten' & 'coarse' labels in synth_ecp5 so proc run once

Typo

CREG to check for \keep

Remove newline

select once

Stop trying to be too smart by prematurely optimising

mul2dsp.v slice names

Do not die if DSP48E1.P has no users (would otherwise get 'clean'-ed)

Reject if (* init *) present

Remove unnecessary check for A_SIGNED != B_SIGNED; be more explicit

Revert "Remove _TECHMAP_CELLTYPE_ check since all $mul"

This reverts commit 234738b103d4f2b3d937ed928fd89bc4e31627f1.

Revert "No need for $__mul anymore?"

This reverts commit 1d875ac76a354f654f28b9632d83f6b43542e827.

Rework xilinx_dsp postAdd for new wreduce call

Only wreduce on t:$add

Remove _TECHMAP_CELLTYPE_ check since all $mul

Fix memory issue since SigSpec& could be invalidated

No need for $__mul anymore?

unextend only used in init

Call 'wreduce' after mul2dsp to avoid unextend()

Oops. Actually use __NAME__ in ABC_DSP48E1 macro

Add (* techmap_autopurge *) to abc_unmap.v too

"abc_padding" attr for blackbox outputs that were padded, remove them later

Force $inout.out ports to begin with '$' to indicate internal

Add techmap_autopurge to outputs in abc_map.v too

Revert "Add a xilinx_finalise pass"

This reverts commit 23d90e0439ffef510632ce45a3d2aff1c129f405.

Revert "Remove (* techmap_autopurge *) from abc_unmap.v since no effect"

This reverts commit 67c2db3486a7b2ff34f89dc861fb66d51ba6101b.

Revert "Vivado does not like zero width port connections"

This reverts commit 895e2befa76bd326cc47fd40de112ea067fcaf98.

Vivado does not like zero width port connections

Remove (* techmap_autopurge *) from abc_unmap.v since no effect

Add a xilinx_finalise pass

Set [AB]CASCREG to legal values

Comment to explain separating CREG packing

Separate out CREG packing into new pattern, to avoid conflict with PREG

Move log_debug("\n") later

Move unextend initialisation later

Use new port() overload once more

Merge remote-tracking branch 'origin/master' into xc7dsp

Merge pull request #1392 from YosysHQ/eddie/fix1391

(* techmap_autopurge *) fixes when ports aren't consistently-sized

Hell let's add the original #1381 testcase too

Revert abc9.cc

Add testcase

Trim mismatched connection to be same (smallest) size

Fix first testcase in #1391

Grammar

Use new port/param overload in pmg

Output pattern matcher items as log_debug()

OPMODE is port not param

Merge remote-tracking branch 'origin/master' into xc7dsp

Do not run xilinx_dsp_cascadeAB for now

WIP for xiinx_dsp_cascadeAB

Run until convergence

Cleanup ice40_dsp.pmg

Cleanup xilinx_dsp

More exceptions

Fix signedness bug

Update doc

Add a xilinx_dsp_cascade matcher for PCIN -> PCOUT

Add an overload for port/param with default value

Re-add DSP_A_MINWIDTH, remove unnec. opt_expr -fine from synth_ice40

Revert "Move mul2dsp before wreduce"

This reverts commit e4f4f6a9d5cf8bb23870fc483f16f66c80ceebab.

Move mul2dsp before wreduce

Small cleanup

Merge pull request #1386 from YosysHQ/clifford/fix1360

Fix handling of read_verilog config in AstModule::reprocess_module()

Fix handling of read_verilog config in AstModule::reprocess_module(), fixes #1360

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update CHANGELOG

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "add -mod"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1384 from YosysHQ/clifford/fix1381

Add techmap_autopurge attribute

Disable support for SB_MAC16 reset since it is async

SB_MAC16 ffCD to not pack same as ffO

Add more complicated macc testcase

Clarify

Update doc for ice40_dsp

Tidy up, fix undriven

Add an index

$__ABC_REG to have WIDTH parameter

Fix DSP48E1 timing by breaking P path if MREG or PREG

Revert "Different approach to timing"

This reverts commit 41256f48a5f3231e231cbdf9380a26128f272044.

Different approach to timing

Fix width of D

Add mac.sh and macc_tb.v for testing

Suppress $anyseq warnings

Use ID() macro

Use (* techmap_autopurge *) to suppress techmap warnings

D is 25 bits not 24 bits wide

Merge remote-tracking branch 'origin/clifford/fix1381' into xc7dsp

When two boxes connect to each other, need not be a (* keep *)

Re-enable sign extension for C input

synth_xilinx to infer DSPs for Y_WIDTH >= 9 and [AB]_WIDTH >= 2

Tidy up synth_ice40, only restrict DSP_B_MINWIDTH=2

Do not perform width-checks for DSP48E1 which is much more complicated

Remove TODO as check should not be necessary

Revert index to select

Cleanup xilinx_dsp too

Refactor ce{mux,pol} -> hold{mux,pol}

Add HOLD/RST support for SB_MAC16

Add support for SB_MAC16 CD and H registers

Refactor ice40_dsp.pmg