Merge pull request #1188 from YosysHQ/eddie/abc9_push_inverters

abc9: push inverters driving box inputs (comb outputs) through $lut soft logic

Merge pull request #1186 from YosysHQ/eddie/abc9_ice40_fix

abc9/ice40: encapsulate SB_CARRY+SB_LUT4 into one box

Merge pull request #1200 from mmicko/fix_typo_liberty_cc

Fix typo, double "of"

Merge pull request #1199 from mmicko/extract_fa_fix

Fix check logic in extract_fa

Fix typo, double "of"

Fix check logic in extract_fa

Merge pull request #1196 from YosysHQ/eddie/fix1178

Fix different synth results between with and without debug output "-g"

$__ICE40_CARRY_LUT4 -> $__ICE40_FULL_ADDER as per @whitequark

Merge pull request #1189 from YosysHQ/eddie/fix1151

Error out if enable > dbits in memory_bram file

Merge pull request #1190 from YosysHQ/eddie/fix_1099

extract_fa to return nothing more gracefully

Merge pull request #1191 from whitequark/opt_lut-log_debug

Make opt_lut less chatty

Merge pull request #1195 from Roman-Parise/master

Updated FreeBSD dependencies in README.md

Merge pull request #1197 from nakengelhardt/handle-setrlimit-fail

smt: handle failure of setrlimit syscall

Revert "Add log_checkpoint function and use it in opt_muxtree"

This reverts commit 0e6c83027f24cdf7082606a5631468ad28f41574.

smt: handle failure of setrlimit syscall

Revert "Fix first divergence in #1178"

This reverts commit 1122a2e0671ed00b7c03658f5012e34df12f26de.

Merge branch 'master' into eddie/fix1178

Redesign log_id_cache so that it doesn't keep IdString instances referenced, fixes #1178

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add log_checkpoint function and use it in opt_muxtree

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1194 from cr1901/miss-semi

Fix missing semicolon in Windows-specific code in aigerparse.cc.

Fix missing semicolon in Windows-specific code in aigerparse.cc.

Signed-off-by: William D. Jones <thor0505@comcast.net>

Updated FreeBSD dependencies in README.md

opt_lut: make less chatty.

If ConstEval fails do not log_abort() but return gracefully

Error out if enable > dbits

ice40_opt to $__ICE40_CARRY_LUT4 into $lut not SB_LUT

Add comment

Update test with more accurate LUT mask

duplicate -> clone

More cleanup

Cleanup

Cleanup

Cleanup

More cleanup

Cleanup

Cleanup

Cleanup

Do not double count cells in abc

Merge pull request #1183 from whitequark/ice40-always-relut

synth_ice40: switch -relut to be always on

Use Const::from_string() not its constructor...

Off by one

Fix spacing

Remove double push

Map to and from this box if -abc9

ice40_opt to handle this box and opt back to SB_LUT4

Add new box to cells_sim.v

_ABC macro will map and unmap to this new box

Combine SB_CARRY+SB_LUT into one $__ICE40_CARRY_LUT4 box

synth_ice40: switch -relut to be always on.

synth_ice40: fix help text typo. NFC.

Merge pull request #1182 from koriakin/xc6s-bram

synth_xilinx: Initial Spartan 6 block RAM inference support.

Merge pull request #1185 from koriakin/xc-ff-init-vals

xilinx: Fix the default values for FDPE/FDSE INIT attributes to match ISE/Vivado.

xilinx: Fix the default values for FDPE/FDSE INIT attributes to match ISE/Vivado.

Enable &mfs for abc9, even if it only currently works for ice40

synth_xilinx: Initial Spartan 6 block RAM inference support.

Merge pull request #1172 from whitequark/write_verilog-Sa-as-qmark

write_verilog: write RTLIL::Sa aka - as Verilog ?

Merge pull request #1179 from whitequark/attrmap-proc

attrmap: also consider process, switch and case attributes

Merge pull request #1180 from YosysHQ/eddie/no_abc9_retime

Error out if -abc9 and -retime specified

Merge pull request #1148 from YosysHQ/xc7mux

synth_xilinx to infer wide multiplexers using new '-widemux <min>' option

Error out if -abc9 and -retime specified

Add some spacing

Add some ASCII art explaining mux decomposition

attrmap: also consider process, switch and case attributes.

Merge pull request #1177 from YosysHQ/clifford/async

Fix clk2fflogic adff reset semantic to negative hold time on reset

Call muxpack and pmux2shiftx before cmp2lut

Fix first divergence in #1178

Restore opt_clean back to original place

Restore missing techmap -map +/cmp2lut.v with LUT_WIDTH=6

synth_ecp5: Fix typo in copyright header

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1174 from YosysHQ/eddie/fix1173

Increment _TECHMAP_BITS_CONNMAP_ by one since counting from zero

Merge pull request #1175 from whitequark/write_verilog-fix-case-attr-position

write_verilog: fix placement of case attributes

Fix tests/various/async FFL test

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests/various/async, disable failing ffl test

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Extend using A[1] to preserve don't care

Merge pull request #1171 from YosysHQ/revert-1166-eddie/synth_keepdc

Revert "Add "synth -keepdc" option"

Merge remote-tracking branch 'origin/eddie/fix1173' into xc7mux

write_verilog: fix placement of case attributes. NFC.

Increment _TECHMAP_BITS_CONNMAP_ by one since counting from zero

Add tests/various/async.{sh,v}

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests/various/run-test.sh

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add tests/simple_abc9/.gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: write RTLIL::Sa aka - as Verilog ?.

Currently, the only ways (determined by grepping for regex \bSa\b) to
end up with RTLIL::Sa in a netlist is by reading a Verilog constant
with ? in it as a part of case, or by running certain FSM passes.
Both of these cases should be round-tripped back to ? in Verilog.

Extend during mux decomposition with 1'bx

Fix typo and comments

Merge pull request #1170 from YosysHQ/eddie/fix_double_underscore

Rename __builtin_bswap32 -> bswap32

Merge remote-tracking branch 'origin/master' into xc7mux

synth_xilinx to call commands of synth -coarse directly

Revert "synth_xilinx to call "synth -run coarse" with "-keepdc""

This reverts commit 7f964859ec99500e471853f5914b6e5b7c35a031.

Revert "Add "synth -keepdc" option"

Rename __builtin_bswap32 -> bswap32

Fix spacing

Fix spacing

Merge pull request #1168 from whitequark/bugpoint-processes

Add support for processes in bugpoint

Merge pull request #1169 from whitequark/more-proc-cleanups

A new proc_prune pass

Merge pull request #1163 from whitequark/more-case-attrs

More support for case rule attributes

Merge pull request #1162 from whitequark/rtlil-case-attrs

Allow attributes on individual switch cases in RTLIL

Merge pull request #1167 from YosysHQ/eddie/xc7srl_cleanup

Cleanup synth_xilinx SRL inference, make more consistent

proc_prune: promote assigns to module connections when legal.

This can pave the way for further transformations by exposing
identities that were previously hidden in a process to any pass that
uses SigMap. Indeed, this commit removes some ad-hoc logic from
proc_init that appears to have been tailored to the output of
genrtlil in favor of using `SigMap.apply()`. (This removal is not
optional, as the ad-hoc logic cannot cope with the result of running
proc_prune; a similar issue was fixed in proc_arst.)

proc_prune: new pass.

The proc_prune pass is similar in nature to proc_rmdead pass: while
proc_rmdead removes branches that never become active because another
branch preempts it, proc_prune removes assignments that never become
active because another assignment preempts them.

Genrtlil contains logic similar to the proc_prune pass, but their
purpose is different: genrtlil has to prune assignments to adapt
the semantics of blocking assignments in HDLs (latest assignment
wins) to semantics of assignments in RTLIL processes (assignment in
the most specific case wins). On the other hand proc_prune is
a general purpose RTLIL simplification that benefits all frontends,
even those not using the Yosys AST library.

The proc_prune pass is added to the proc script after proc_rmdead,
since it gives better results with fewer branches.

bugpoint: add -assigns and -updates options.