Add actual DSP inference to ice40_dsp pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of github.com:YosysHQ/yosys into pmgen

Merge pull request #811 from ucb-bar/firrtlfixes

Update cells supported for verilog to FIRRTL conversion.

Removed unused variables, functions.

Append (instead of over-writing) EXTRA_FLAGS

Update cells supported for verilog to FIRRTL conversion.
Issue warning messages for missing parameterized modules and attempts to set initial values.
Replace simple "if (cell-type)" with "else if" chain.
Fix FIRRTL shift handling.
Add support for parameterized modules, $shift, $shiftx.
Handle default output file.
Deal with no top module.
Automatically run pmuxtree pass.
Allow EXTRA_FLAGS and SEED parameters to be set in the environment for tests/tools/autotest.mk.
Support FIRRTL regression testing in tests/tools/autotest.sh
Add xfirrtl files to test directories to exclude files from FIRRTL regression tests that are known to fail.

Fix sign handling of real constants

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #802 from whitequark/write_verilog_async_mem_ports

write_verilog: correctly emit asynchronous transparent ports

Merge pull request #806 from daveshah1/fsm_opt_no_reset

fsm_opt: Fix runtime error for FSMs without a reset state

fsm_opt: Fix runtime error for FSMs without a reset state

Signed-off-by: David Shah <dave@ds0.me>

Add missing blackslash-to-slash convertion to smtio.py (matching Smt2Worker::get_id() behavior)

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: correctly emit asynchronous transparent ports.

This commit fixes two related issues:
  * For asynchronous ports, clock is no longer added to domain list.
    (This would lead to absurd constructs like `always @(posedge 0)`.
  * The logic to distinguish synchronous and asynchronous ports is
    changed to correctly use or avoid clock in all cases.

Before this commit, the following RTLIL snippet (after memory_collect)

    cell $memrd $2
      parameter \MEMID "\\mem"
      parameter \ABITS 2
      parameter \WIDTH 4
      parameter \CLK_ENABLE 0
      parameter \CLK_POLARITY 1
      parameter \TRANSPARENT 1
      connect \CLK 1'0
      connect \EN 1'1
      connect \ADDR \mem_r_addr
      connect \DATA \mem_r_data
    end

would lead to invalid Verilog:

    reg [1:0] _0_;
    always @(posedge 1'h0) begin
      _0_ <= mem_r_addr;
    end
    assign mem_r_data = mem[_0_];

Note that there are two potential pitfalls remaining after this
change:
  * For asynchronous ports, the \EN input and \TRANSPARENT parameter
    are silently ignored. (Per discussion in #760 this is the correct
    behavior.)
  * For synchronous transparent ports, the \EN input is ignored. This
    matches the behavior of the $mem simulation cell. Again, see #760.

Merge pull request #798 from mmicko/master

Fixed Anlogic simulation model

Merge pull request #800 from whitequark/write_verilog_tribuf

write_verilog: write $tribuf cell as ternary

Merge branch 'whitequark-write_verilog_keyword'

Remove asicworld tests for (unsupported) switch-level modelling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: write $tribuf cell as ternary.

write_verilog: escape names that match SystemVerilog keywords.

Merge pull request #796 from whitequark/proc_clean_typo

proc_clean: fix critical typo

Fixed Anlogic simulation model

proc_clean: fix critical typo.

Merge pull request #793 from whitequark/proc_clean_fix_fully_def

proc_clean: fix fully def check to consider compare/signal length

proc_clean: fix fully def check to consider compare/signal length.

Fixes #790.

Cleanups in igloo2 example design

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add SF2 IO buffer insertion

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve Igloo2 example

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "synth_sf2 -vlog", fix "synth_sf2 -edif"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "write_edif -gndvccy"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Progress in pmgen

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Progress in pmgen, add pmgen README

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix pmgen "reject" statement

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Progress in pmgen

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Progress in pmgen

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Progress in pmgen

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add mockup .pmg (pattern matcher generator) file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add optional nullstr argument to log_id()

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of $shiftx in Verilog back-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #788 from whitequark/master

Document $tribuf and some gates

Merge pull request #787 from whitequark/flowmap_relax

flowmap: implement depth relaxation

manual: document some gates.

manual: explain $tribuf cell.

Improve igloo2 example

Signed-off-by: Clifford Wolf <clifford@clifford.at>

flowmap: clean up terminology.

  * "map": group gates into LUTs;
  * "pack": replace gates with LUTs.

This is important because we have FlowMap and DF-Map, and currently
our messages are ambiguous.

Also clean up some other log messages while we're at it.

flowmap: implement depth relaxation.

Fix typo in manual

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in $memrd sharing

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #782 from whitequark/flowmap_dfs

 flowmap: construct a max-volume max-flow min-cut, not just any one

Switch "bugpoint" from system() to run_command()

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #783 from whitequark/bugpoint

bugpoint: new pass

bugpoint: new pass.

A typical use of `bugpoint` would involve a script with a pass under
test, e.g.:

    flowmap -relax -optarea 100

and would be invoked as:

    bugpoint -yosys ./yosys -script flowmap.ys -clean -cells

This replaces the current design with the minimal design that still
crashes the `flowmap.ys` script.

`bugpoint` can also be used to perform generic design minimization
using `select`, e.g. the following script:

    select i:* %x t:$_MUX_ %i -assert-max 0

would remove all parts of the design except for an unbroken path from
an input to an output port that goes through exactly one $_MUX_ cell.
(The condition is inverted.)

flowmap: construct a max-volume max-flow min-cut, not just any one.

Merge pull request #780 from phire/rename_from_wire

Rename cells based on the wires they drive.

Rename cells based on the wires they drive.

Add skeleton Yosys-Libero igloo2 example project

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in Verilog string handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

flowmap: add -minlut option, to allow postprocessing with opt_lut.

Merge pull request #777 from mmicko/achronix_cell_sim_fix

Fix cells_sim.v for Achronix FPGA

Fix cells_sim.v for Achronix FPGA

Remove -m32 Verific eval lib build instructions

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #776 from mmicko/unify_noflatten

Unify usage of noflatten among architectures

Update Verific default path

Signed-off-by: Clifford Wolf <clifford@clifford.at>

flowmap: cleanup for clarity. NFCI.

Unify usage of noflatten among architectures

flowmap: improve debug graph output. NFC.

flowmap: add link to longer version of paper. NFC.

Merge pull request #775 from whitequark/opt_flowmap

flowmap: new techmap pass

flowmap: new techmap pass.

Merge pull request #770 from whitequark/opt_expr_cmp

opt_expr: refactor and improve simplification of comparisons

opt_expr: improve simplification of comparisons with large constants.

The idea behind this simplification is that a N-bit signal X being
compared with an M-bit constant where M>N and the constant has Nth
or higher bit set, it either always succeeds or always fails.

However, the existing implementation only worked with one-hot signals
for some reason. It also printed incorrect messages.

This commit adjusts the simplification to have as much power as
possible, and fixes other bugs.

Merge pull request #755 from Icenowy/anlogic-dram-init

anlogic: implement DRAM initialization

Merge branch 'master' of github.com:YosysHQ/yosys

Merge pull request #750 from Icenowy/anlogic-ff-init

Initialization of Anlogic DFFs

Merge pull request #773 from whitequark/opt_lut_elim_fixes

opt_lut: elimination fixes

Merge pull request #772 from whitequark/synth_lut

synth: add k-LUT mode

Merge pull request #771 from whitequark/techmap_cmp2lut

cmp2lut: new techmap pass

Improve VerificImporter support for writes to asymmetric memories

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix VerificImporter asymmetric memories error message

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #769 from whitequark/typos

Fix typographical and grammatical errors and inconsistencies

Fix typographical and grammatical errors and inconsistencies.

The initial list of hits was generated with the codespell command
below, and each hit was evaluated and fixed manually while taking
context into consideration.

    DIRS="kernel/ frontends/ backends/ passes/ techlibs/"
    DIRS="${DIRS} libs/ezsat/ libs/subcircuit"
    codespell $DIRS -S *.o -L upto,iff,thru,synopsys,uint

More hits were found by looking through comments and strings manually.

opt_lut: reflect changes in sigmap.

Otherwise, some LUTs will be missed during elimination.

opt_lut: use a worklist, and revisit cells affected by elimination.

opt_lut: count eliminated cells, and set opt.did_something for them.

synth_ice40: use 4-LUT coarse synthesis mode.

synth: add k-LUT mode.

synth: improve script documentation. NFC.

cmp2lut: new techmap pass.

opt_expr: refactor simplification of unsigned X<onehot and X>=onehot. NFCI.

opt_expr: refactor simplification of signed X>=0 and X<0. NFCI.

opt_expr: simplify any unsigned comparisons with all-0 and all-1.

Before this commit, only unsigned comparisons with all-0 would be
simplified. This commit also makes the code handling such comparisons
to be more rigorous and not abort on unexpected input.

Merge pull request #768 from whitequark/opt_lut_elim

opt_lut: eliminate LUTs evaluating to constants or inputs

opt_lut: eliminate LUTs evaluating to constants or inputs.

Fix handling of (* keep *) wires in wreduce

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #766 from Icenowy/anlogic-latches

anlogic: add latch cells

Fix 7 instances of add_share_file to add_gen_share_file

in techlibs/ecp5/Makefile.inc to permit out-of-tree builds

Squelch a little more trailing whitespace

anlogic: add latch cells

Add latch cells to Anlogic cells replacement library by copying other
FPGAs' latch code to it.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Merge pull request #761 from whitequark/proc_clean_partial

proc_clean: remove any empty cases, if possible to do safely

Add "read_ilang -[no]overwrite"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of github.com:YosysHQ/yosys

proc_clean: remove any empty cases if all cases use all-def compare.