Bump version

Merge pull request #2396 from YosysHQ/claire/empty-param

Ignore empty parameters in Verilog module instantiations

Bump version

Ignore empty parameters in Verilog module instantiations

Fixes #2394

Signed-off-by: Claire Xenia Wolf <claire@symbioticeda.com>

Merge pull request #2378 from udif/pr_dollar_high_low

Added $high(), $low(), $left(), $right()

Merge pull request #2380 from Xiretza/parallel-tests

Clean up and parallelize testsuite

Update .gitignore

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #2395 from YosysHQ/sha1_if_contain_spaces

Use sha1 for parameter list in case if they contain spaces

Bump version

use sha1 for parameter list in case if they contain spaces

Fixed installation dir override for Python scripts

Bump version

Merge pull request #2393 from nakengelhardt/no_const_sensitivity

write_verilog: emit intermediate wire for constant values in sensitivity list

Merge pull request #2392 from YosysHQ/mmicko/hierarchy_fix

Validate parameters only when they are used

Bump version

add tests

write_verilog: emit intermediate wire for constant values in sensitivity list

Merge pull request #2386 from btut/fix/pyinstallpath

Fixed python installation path

Merge pull request #2387 from btut/fix/pythonWrappersCXXFlags

Use CXXFLAGS to enable pyosys specific code before generating wrappers

tests: add gitignores for auto-generated makefiles

Use CXXFLAGS to enable pyosys specific code before generating wrappers

The .pyh files were generated without the CXXFLAGS. This meant that code
marked by the WITH_PYTHON flag was excluded. This is fixed by adding the
flag in the rule for .pyh files.

Validate parameters only when they are used

Fixed python installation path

The path where python expects it's libraries seems to change from
operating system to operating system, but can be querried from the site
package.

Bump version

 xilinx: do not make DSP48E1 a whitebox for ABC9 by default (#2325)

* xilinx: eliminate SCCs from DSP48E1 model

* xilinx: add SCC test for DSP48E1

* Update techlibs/xilinx/cells_sim.v

* xilinx: Gate DSP48E1 being a whitebox behind ALLOW_WHITEBOX_DSP48E1

Have a test that checks it works through ABC9 when enabled

Merge pull request #2384 from nakengelhardt/fix_2383

switch argument order to work with macOS getopt

switch argument order to work with macOS getopt

Bump version

Merge pull request #2372 from nakengelhardt/name_is_public

add IdString::isPublic()

tests/simple: remove "nullglob" shopt

tests: Parallelize

tests: Centralize test collection and Makefile generation

Bump version

Merge pull request #2381 from YosysHQ/unsupported

Better error for unsupported SVA sequence

Better error for unsupported SVA sequence

Bump version

Merge pull request #2329 from antmicro/arrays-fix-multirange-size

Rewrite multirange arrays sizes [n] as [n-1:0]

Merge pull request #2330 from antmicro/arrays-fix-multirange-access

Fix unsupported subarray access detection

We can now handle array slices (e.g. $size(x[1]) etc. )

Fixed comments, removed debug message

Added $high(), $low(), $left(), $right()

use the new isPublic() in a few places

Bump version

Merge pull request #2369 from Xiretza/gitignores

Add missing gitignores for test artifacts

Bump version

add IdString::isPublic()

Merge pull request #2371 from whitequark/cxxrtl-debug-info

cxxrtl: expose port direction and driver kind in debug information

Bump version

cxxrtl: expose driver kind in debug information.

This can be useful to determine whether the wire should be a part of
a design checkpoint, whether it can be used to override design state,
and whether driving it may cause a conflict.

cxxrtl: improve handling of FFs with async inputs (other than CLK).

Before this commit, the meaning of "sync def" included some flip-flop
cells but not others. There was no actual reason for this; it was
just poorly defined.

After this commit, a "sync def" means that a wire holds design state
because it is connected directly to a flip-flop output, and may never
be unbuffered. This is not affected by presence of async inputs.

cxxrtl: expose port direction in debug information.

This can be useful to distinguish e.g. a combinatorially driven wire
with type `CXXRTL_VALUE` from a module input with the same type, as
well as general introspection.

cxxrtl: fix typo in comment. NFC.

cxxrtl: fix inaccuracy in CXXRTL_ALIAS documentation. NFC.

Nodes driven by a constant value have type CXXRTL_VALUE and their
`next` pointer set to NULL. (This is already documented.)

Use latest verific

Bump version

Merge pull request #2352 from zachjs/const-func-localparam

Allow localparams in constant functions

Merge pull request #2366 from zachjs/library-format

Simple support for %l format specifier

Merge pull request #2353 from zachjs/top-scope

Module name scope support

Merge pull request #2365 from zachjs/const-arg-loop-split-type

Fix constant args used with function ports split across declarations

Bump version

Add missing gitignores for test artifacts

Reorder to prevent crash

Merge pull request #2368 from YosysHQ/verific_portrange

Fix import of VHDL enums

ast recognize lower case x and z and verific gives upper case

Do not check for 1 and 0 only

Fix import of VHDL enums

Bump version

write_smt2: fix SMT-LIB tutorial URL

Simple support for %l format specifier

Yosys doesn't support libraries, so this provides the same behavior as
%m, as some other tools have opted to do.

Fix constant args used with function ports split across declarations

Bump version

intel_alm: better map wide but shallow multiplies

Bump version

Merge pull request #2364 from whitequark/manual-typo

manual: fix typo

manual: fix typo.

Merge pull request #2357 from whitequark/cxxflags-MP

Add -MP to CXXFLAGS

Merge pull request #2356 from whitequark/flatten-techmap-no-tpl_driven-sigmap

flatten, techmap: don't canonicalize tpl driven bits via sigmap

Merge pull request #2358 from whitequark/rename-ilang-to-rtlil

Replace "ILANG" with "RTLIL" everywhere

dfflegalize: Fix decision tree for adffe.

When an adffe is being legalized, and is not natively supported,
prioritize unmapping to adff over converting to dffsre if dffsre is not
natively supported itself.

Fixes #2361.

Bump version

intel_alm: Add multiply signedness to cells

Quartus assumes unsigned multiplication by default, breaking signed
multiplies, so add an input signedness parameter to the MISTRAL_MUL*
cells to propagate to Quartus' <family>_mac cells.

Replace "ILANG" with "RTLIL" everywhere.

The only difference between "RTLIL" and "ILANG" is that the latter is
the text representation of the former, as opposed to the in-memory
graph representation. This distinction serves no purpose but confuses
people: it is not obvious that the ILANG backend writes RTLIL graphs.

Passes `write_ilang` and `read_ilang` are provided as aliases to
`write_rtlil` and `read_rtlil` for compatibility.

Add -MP to CXXFLAGS.

This avoids an issue where deleting or moving headers breaks the next
incremental build until the outdated *.d files are deleted.

flatten, techmap: don't canonicalize tpl driven bits via sigmap.

For connection `assign a = b;`, `sigmap(a)` returns `b`. This is
exactly the opposite of the desired canonicalization for driven bits.
Consider the following code:

    module foo(inout a, b);
      assign a = b;
    endmodule
    module bar(output c);
      foo f(c, 1'b0);
    endmodule

Before this commit, the inout ports would be swapped after flattening
(and cause a crash while attempting to drive a constant value).

This issue was introduced in 9f772eb9.

Fixes #2183.

Merge pull request #2355 from YosysHQ/verific_improvements

Add formal apps and template generators

Add formal apps and template generators

Merge pull request #2351 from pbsds/proc_nomux

Add -nomux switch to proc

Bump version

Merge pull request #2349 from nmoroze/smt2-bugfix

Ensure smt2 comments are associated with accessors

Module name scope support

Allow localparams in constant functions

Bump version

synth_intel: Remove incomplete Arria 10 GX support.

The techmap rules for this target do not work in the first place (note
lack of >2-input LUT mappings), and if proper support is ever added,
it'd be better placed in the synth_intel_alm backend.

proc: Add -nomux switch

running proc -nomux will ommit the proc_mux pass

Ensure smt2 comments are associated with accessors

intel: move Cyclone V support to intel_alm

Merge pull request #2347 from YosysHQ/mwk/techmap-shift-fixes

techmap/shift_shiftx: Remove the "shiftx2mux" special path.

Merge pull request #2344 from YosysHQ/mwk/opt_share-fixes

opt_share: Refactor, fix some bugs.

Merge pull request #2337 from YosysHQ/mwk/clean-keep-wire

opt_clean: Fix module keep rules.

Merge pull request #2333 from YosysHQ/mwk/peepopt-shiftmul-signed

peeopt.shiftmul: Add a signedness check.